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结果 6
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FEATURES &#8226 16 bit PIPE Spec PCI Express Testbench &#8226 Link training &#8226 Initial Flo

FEATURES &#8226 16 bit PIPE Spec PCI Express Testbench &#8226 Link training &#8226 Initial Flow Control &#8226 Packet Classes for easy to build PHY,DLLP and TLP packets &#8226 DLLP 16 bit CRC and TLP LCRC generation &#8226 Sequence Number generation and checking &#8226 ACK ...
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https://www.eeworm.com/dl/879056.html 技术资料

PCIe的原理及体系架构_学习笔记

......TLP包在物理层被转换成串行比特流以2.5Gbit/s(1.0版本)的速率传输,由于不发送时钟采用8b/10b编码,产生了20%的额外开销.所以,对于x1通道的PCIe设备来说,TLP包在单方向上的速率为2.5×0.8×1024=2048Mbit=256MB(每秒).数据有效载荷最多约占TLP的99.3%。另外,双向传输时,反馈的DLLP会影响传输速率, ...
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https://www.eeworm.com/dl/511162.html 资料/手册

pcie处理层协议中文详解

pcie处理层协议中文详解,主要包括TLP概况,寻址和路由,请求和响应处理机制
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https://www.eeworm.com/dl/837649.html 技术资料

pcie处理层协议中文详解

pcie(PCI-Express)处理层协议中文详解处理层协议(transaction Layer specification)◆TLP概况。◆寻址定位和路由导向。◆i/o,.memory,configuration,message request、completion 详解。◆请求和响应处理机制。◆virtual channel(ve)Mechanism虚拟通道机制。◆data integrity 数据完整性。一. ...
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https://www.eeworm.com/dl/538/4800.html 技术教程

电子元器件抗ESD技术讲义.rar

电子元器件抗ESD技术讲义:引 言 4 第1 章 电子元器件抗ESD损伤的基础知识 5 1.1 静电和静电放电的定义和特点 5 1.2 对静电认识的发展历史 6 1.3 静电的产生 6 1.3.1 摩擦产生静电 7 1.3.2 感应产生静电 8 1.3.3 静电荷 8 1.3.4 静电势 8 1.3.5 影响静电产生和大小的因素 9 1.4 静电的来源 ...
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https://www.eeworm.com/dl/889917.html 技术资料

电子元器件抗ESD技术讲义.rar

电子元器件抗ESD技术讲义:引 言 4 第1 章 电子元器件抗ESD损伤的基础知识 5 1.1 静电和静电放电的定义和特点 5 1.2 对静电认识的发展历史 6 1.3 静电的产生 6 1.3.1 摩擦产生静电 7 1.3.2 感应产生静电 8 1.3.3 静电荷 8 1.3.4 静电势 8 1.3.5 影响静电产生和大小的因素 9 1.4 静电的来源 ...
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