SystemVerilog
SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是IEEE1364Verilog-2001标准的扩展增强，兼容Verilog2001，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验证的语言。
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SystemVerilog语言简介
系统级验证与设计必备语言，涵盖语法、断言及测试平台构建，可直接用于生产环境的模块开发与验证流程。适合从事芯片验证和RTL设计的工程师快速上手。
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Comparison of VHDL Verilog and SystemVerilog
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