Altera cyclone ep1c6对sram idt71系列的读写时序控制
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VHDL编译,本程序是从USB GPIF口SRAM传输数据,且形成乒乓结构传输...
SRAM 视频采集测试程序 读写时序控制 为解决时钟切换而做的测试程序...
verilog语言编写的FPGA代码。功能为pc机通过epp不断写数到sram中,然后pc发送中断信号打断写过程读取sram中的数据。rar包中包含epp协议,模块文件和测试文件(test)。...
DDR SRAM控制器的verilog完整设计文档(包含有完整的verilog源代码),...