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SDRAM控制IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。
此ip核是xvga视频接口控制器，主要针对xilinx公司的开发工具
vhdl语言编写的AVR单片机IP核，里面有testbench和说明文档。
基于verilog HDL的一个USB 1.1的IP 核，内有详细文档说明。
基于Verilog HDL 的一个CAN总线IP核。
SoC-Wishbone System IP核的VHDL语言源代码
用与生成ISE的IP核的COE文件，一些具体的参数要自己设置一下！
USB2.0 IP核,ASIC,FPGA可用,Verilog HDL源代码
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