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SDCRDC1740_1741_1742

这份详尽的ADI公司模数转换器(ADC) SDC/RDC1740_1741_1742数据手册，为工程师提供了全面的功能描述和电气参数信息。无论您是从事精密测量、工业控制还是医疗设备开发，这份手册都是不可或缺的技术参考。手册内容详实，涵盖了从基础特性到高级应用的所有关键点，帮助您快速掌握芯片的使用方法。此外，该资源完全免费下载，确保您能够轻松获取完整的技术资料。

📅 2025-12-08 05:32:46 ⬇️ 1 👁️ 27

SDC6410原理图

S3C6410原理图，三星ARM11，版本为OrCad画的。

📅 2025-03-20 10:30:01 ⬇️ 8 👁️ 9,199

Multicycle setting

Multicycle setting of SDC in synthesis tools

📅 2025-03-10 20:50:01 ⬇️ 9 👁️ 4,091

基于单片机的轴角信号处理和传输

         该设计通过自整角机-数字转换器(SDC)将高炮的控制信号转换为数字信号，通过单片机来控制信号的采集和转

📅 2024-05-01 08:10:01 ⬇️ 2 👁️ 6,090

该程序包是SD卡_MMC卡控制器SDC的verilog语言包

该程序包是SD卡_MMC卡控制器SDC的verilog语言包<img src="/uploads/pic/24/924/308efd9b9fea0616ae78ac00d7ee4924-1.png" alt="该程序包是SD卡_MMC卡控制器SDC的verilog语言包" title="该程序包是SD卡_MMC卡控制器SDC的verilog语言包">

📅 2023-09-12 06:00:02 ⬇️ 7 👁️ 5,070

50V50A移相全桥ZVSDCDC变换器的设计.rar

随着通讯技术和电力系统的发展，对通讯用电源和电力操作电源的性能、重量、体积、效率和可靠性都提出了更高的要求。而应用于中大功率场合的全桥变换器与软开关的结合解决了这一问题。因此，对其进行研究设计具有十分重要的意义。首先，论文阐述PWM DC/DC变换器的软开关技术，且根据移相控制PWM全桥变换器的主电路拓扑结构，选定适合于本论文的零电压开关软开关技术的电路拓扑，并对其基本工作原理进行阐述，同时给出

📅 2023-06-28 10:10:02 ⬇️ 4 👁️ 8,674

vivado2015 license

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。

📅 2022-12-05 23:00:02 ⬇️ 8 👁️ 2,532

时序路径时序路径由设计中instance之间的连接决定。在数字设计中，时序路径由一对时序元作sequential elements）形成，这对时序元件由一个或二个不同的时钟控制。普通时序路径在任何设计中最普通的时序路径有以下4种：1输入端口到内部时序单元路径2从时序单元到时序单元之间的内部路径3从内部时序单元到输出端口之间

📅 2022-06-16 07:30:04 ⬇️ 4 👁️ 5,014

vivado集成开发环境时序约束介绍

本文主要介绍如何在Wado设计套件中进行时序约束，原文出自 xilinx中文社区。1 Timing Constraints in Vivado-UCF to xdcVivado软件相比于sE的一大转变就是约束文件，5E软件支持的是UcF（User Constraints file，而 Vivado软件转换到了XDc（Xilinx Design Constraints）。XDC主

📅 2022-03-26 15:30:01 ⬇️ 1 👁️ 7,233

xilinx的SDC文件使用手册

xilinx的SDC文件使用手册，供vivado开发人员使用

📅 2020-02-11 14:23:26 ⬇️ 1 👁️ 152

Vivado时序约束

Synopsys' widely-used design constraints format, known as SDC, describes the "design intent" and surrounding constraints for synthesis, clocking, timing, power, test and environmental and operating co

📅 2018-07-13 14:35:29 👁️ 108

VIVADO集成开发环境时序约束

本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。 Vivado软件相比于ISE的一大转变就是约束文件，ISE软件支持的是UCF(User Constraints File)，而Vivado软件转换到了XDC(Xilinx Design Constraints)。XDC主要基于SDC(Synopsys Des

📅 2018-07-13 14:32:25 ⬇️ 1 👁️ 307