RTL+Design
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如何使用Design Compiler_FPGA Design Flow软件说明书
这是关于如何使用Design Compiler_FPGA Design Flow 软件的说明书。
2013-08-20
76
Log Shifter Gate Level Design using Verilog(IC design Lab) and Lab Note
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2016-12-01
168
44b0X开发板 CPU:S3C44B0X FLASH:HY29LV160BT 2M SDRAM:HY57V641620 8M 2 COM USB1.1 PDIUSBD12 NET RTL
44b0X开发板 CPU:S3C44B0X FLASH:HY29LV160BT 2M SDRAM:HY57V641620 8M 2 COM USB1.1 PDIUSBD12 NET RTL8019AS JTAG 14PIN ...
2015-11-03
52
利用SystemverilogUVM搭建SOC及ASIC的RTL的验证环境
该文档为利用SystemverilogUVM搭建SOC及ASIC的RTL的验证环境讲解文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
2022-04-12
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