锁相环(PLL: Phase-locked loops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”
模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0...
👤 ikemada
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一种方便的全数字时钟频率转换电路设计，不使用PLL，转换档位多，资源占用少。...
👤 a3318966
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nios sopc上的sram调试程序，对nios原版程序保留了最主要的过程，并提供pll, sopc代码...
👤 赵云兴
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narrowband PLL MHC821,wideband pLL MHC830 包括的软件寄存器写入顺序和算法都在里面，只要输入蓝色部分的期望数据，
就能自动生成所有寄存器的值以及顺序，希望能节约工程师的时间，1.63 版本包括了 exact freq mode 的计算。...
👤 qingfengchizhu
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一款用 Rohm BH1415 设计的FM Transmittor，这是8个频点的，PLL控制，切换频道有些讲究...
👤 懒龙1988
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