锁相环(PLL: Phase-locked loops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”
fir低通滤波器 用于dspbuilder pll：25ns data 400khz sin 10.8khz
MAX7044是基于晶振PLL 的VHF/UHF发射器芯片，在300 MHz～450 MHz频率范围内发射OOK/ASK数据，数据速率达到100 kbps，输出功率+13 dBm(50Ω负载)，电源电压+2.1～+3.6 V，电流消耗在2....
这份基于PLL（锁相环）信号发生器的设计论文资料，为电子工程领域的学生和工程师提供了详尽的设计思路与实现方法。内容涵盖了从理论基础到实际电路设计的全过程，特别适合用于毕业设计或项目开发参考。通过深入解析PLL的工作原理及其在信号生成中的应用...
这份基于PLL信号发生器的设计论文资料，详细介绍了如何利用锁相环技术构建高效稳定的信号源。内容涵盖了从基础理论到实际电路设计的全过程，非常适合电子工程专业的学生作为毕业设计参考或工程师进行项目开发时的技术支持。文档中不仅包含了详尽的设计步骤...
·摘要： 介绍了一种用于DSP内嵌锁相环的低功耗、高线性CMOS压控环形振荡器.电路采用四级延迟单元来获得相位相差90.的正交输出时钟,每级采用调节电流源大小,改变电容放电速度的方式.基于SMIC 0.35μm CMOS工艺模型...
CMOS PLL Synthesizers：analysis and design -- a very good book by Keliu Shu Edgar Sánchez-Sinencio and published by Spri...