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本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim...

📅 2013-11-10

modelsim 的详细使用教程...

📅 2013-11-08

　　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例...

📅 2013-11-02

altera串口源代码程序...

📅 2013-12-20

altera epxa1开发板的例子程序...

📅 2014-01-15

altera epxa1的例子程序...

📅 2013-12-30

altera epxa1的例子程序...

📅 2015-01-27

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📅 2015-01-27

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📅 2014-01-02

ise破解\MODELSIM SE V5.5D.zip...

📅 2014-08-25

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