电子书-MATLAB程序设计与实例应用 张铮编215页
标签： matlab
上传时间： 2021-11-27
上传用户：
matlab在振动信号处理中的应用 王济编.zip，含有matlab源码
上传时间： 2022-03-30
上传用户：
数字语音处理及MATLAB仿真_张雪英编着.pdf
上传时间： 2022-07-23
上传用户：qdxqdxqdxqdx
随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
上传用户：思琦琦
本文对于全并行Viterbi译码器的设计及其FPGA实现方案进行了研究，并最终将用FPGA实现的译码器嵌入到某数字通信系统之中。 首先介绍了卷积码及Viterbi译码算法的基本原理，并对卷积码的纠错性能进行了理论分析。接着介绍了Viterbi译码器各个模块实现的一些经典算法，对这些算法的硬件结构设计进行优化并利用FPGA实现，而后在QuartusⅡ平台上对各模块的实现进行仿真以及在Matlab平台上对结果进行验证。最后给出Viterbi译码模块应用在实际系统上的误码率测试性能结果。 测试结果表明，系统的误码率达到了工程标准的要求，从而验证了译码器设计的可靠性，同时所设计的基于FPGA实现的全并行Viterbi译码器适用于高速数据传输的应用场合。
上传时间： 2013-07-30
上传用户：13913148949
随着人们对于数字视频和数字图像的需求越来越大，数字电视广播和手机电视迅速发展起来，但是人们对于数字图像质量的要求也越来越高。对于观众来讲，画面的质量几乎是最为重要的，然而由于信道传输特性不理想和加性噪声的影响，不可避免地会产生误码，导致图像质量的下降，甚至无法正常收看。因此，为了保障图像质量就需要采用纠错编码(又称信道编码)的方式来实现通信。在数字视频广播系统(DVB)中，无论是卫星传输，电缆传输还是地面传输都采用了信道编码。 本文首先深入研究DVB标准中的信道编码部分的关键技术；然后依照DVB-T标准技术要求，设计并硬件实现了数字视频传输的信道编解码系统。在该系统中，编解码器与信源端的接口利用了MPEG-2的视频传输接口同步并行接口(SPI)，这种接口的应用让系统具有很强的通用性；与信道端接口采用了G.703接口，具有G.703接口功能和特性的数据通信设备可以直接与数字通信设备连接，这使得应用时对于信道的选择具有较大的灵活性。 在深入理解RS编解码算法，卷积交织/解交织原理，卷积编码/VITERBI译码算法原理的基础上，本文给出了解码部分的设计方案，并利用Xilinx公司的SpartanⅢ系列XC3S2000芯片完成方案的硬件实现。在RS解码过程中引入了流水线机制，从而很大程度上提高了解码效率。解交织器部分采用了RAM分区循环法，利用对RAM读写地址的控制实现解卷积交织，这种方法控制电路简单，实现速度比较快，代价小。VITERBI译码器采用截尾译码，在几乎不影响译码准确度的基础上大大提高了解码效率。
上传时间： 2013-07-16
上传用户：372825274
随着纠错编码理论研究的不断深入，纠错码的实际应用越来越广泛。卷积码作为其中重要的一种，已被大多数通信系统所采用。(2,1,7)卷积码是一种短约束长度最佳码，编、译码器易于实现，且具有较强的纠错能力。 本文研究了IEEE 802.11协议中(2,1,7)卷积码编码、交织解交织及其软判决高速Viterbi译码的实现问题。 首先介绍了IEEE 802.11无线局域网标准及规范，然后介绍了信道编解码中卷积码编码及Viterbi译码算法和FPGA 设计方法，接着通过对(2,1,7)卷积码特点的具体分析，吸取目前Viterbi译码算法和交织解交织算法的优点，采取一系列的改进措施，基于FPGA实现了IEEE 802.11信道编解码及交织和解交织系统。这些改进措施包括采用并行FIFO、改进的ACS 单元、流水式块处理结构、改进的SMDO方法、双重交织策略，使得在同样时钟速率下，系统的性能大幅度提高。最后将程序下载到Altera公司的Cyclone 系列的FPGA(型号EP1C6Q240C8)器件上进测试，并对测试结果作了简单分析。
上传时间： 2013-05-25
上传用户：00.00
卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。 本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上设计了采用“串-并”结合运算方式的Viterbi译码器，并在Altera EP1C20 FPGA芯片上测试通过。本文的主要工作如下： 1.对输入数据采用了二比特四电平量化的软判决方式，对欧氏距离的计算方法进行了简化，以便于用硬件电路方式实现。 2.对ACS运算单元采用了“串-并”结合的运算方式，和全并行的设计相比，在满足译码速度的同时，节约了芯片资源。本文中提出了一种路径度量值存储器的组织方式，简化了控制模块的逻辑电路，优化了系统的时序。 3.在幸存路径的选择输出上采用了回溯译码方法，与传统的寄存器交换法相比，减少了寄存器的使用，大大降低了功耗和设计的复杂度。 4.本文中设计了一个仿真平台，采用Modelsim仿真器对设计进行了功能仿真，结果完全正确。同时提出了一种在被测设计内部插入监视器的调试方法，巧妙地利用了Matlab算法仿真程序的输出结果，提高了追踪错误的效率。 5.该设计在Altera EP1C20 FPGA芯片上通过测试，最大运行时钟频率110MHz，最大译码输出速率10.3Mbps。 本文对译码器的综合结果和Altera设计的Viterbi译码器IP核进行了性能比较，比较结果证明本文中设计的Viterbi译码器具有很高的工程实用价值。
上传时间： 2013-07-23
上传用户：叶山豪
数字信息在有噪声的信道中传输时，受到噪声的影响，误码总是不可避免的。根据香农信息理论，只要使Es/N0足够大，就可以达到任意小的误码率。采用差错控制编码，即信道编码技术，可以在一定的Es/N0条件下有效地降低误码率。按照对信息元处理方式不同，信道编码分为分组码与卷积码两类。卷积码的k0和n0较小，实现最佳译码与准最佳译码更加容易。卷积码运用广泛，被ITU选入第三代移动通信系统，作为包括WCDMA，CDMA2000和TD-SCDMA在内的信道编码的标准方案。 本文研究了CDMA2000业务通道中的帧结构，对CDMA2000系统中的卷积码特性及维特比译码的性能限进行了分析，并基于MATLAB平台做了相应的译码性能仿真。我们设计了一种可用于CDMA2000通信系统的通用、高速维特比译码器。该译码器在设计上具有以下创新之处：(1)采用通用码表结构，支持可变码率；帧控制模块和频率控制器模块的设计中采用计数器、定时器等器件实现了可变帧长、可变数据速率的数据帧处理方式。(2)结合流水线结构思想，利用四个ACS模块并行运行，加快数据处理速度；在ACS模块中，将路径度量值存贮器的存储结构进行优化，防止数据读写的阻塞，缩短存储器读写时间，使译码器的处理速度更快。(3)为了防止路径度量值和幸存路径长度的溢出，提出了保护处理策略。我们还将设计结果在APEXEP20K30E芯片上进行了硬件实现。该译码器芯片具有可变的码率和帧长处理能力，可以运行于40MHZ系统时钟下，内部最高译码速度可达625kbps。本文所提出的维特比译码器硬件结构具有很强的通用性和高速性，可以方便地应用于CDMA2000移动通信系统。
上传时间： 2013-06-24
上传用户：lingduhanya
本文主要研究Turbo码的编码和译码算法及其FPGA硬件实现.在概述信道编码理论及其发展历程之后,简要地论述了Turbo码的原理.然后分别对Turbo码的MAP译码算法,LOG-MAP算法进行推导,在给出LOG-MAP的推导之后,提出了对于LOG-MAP译码算法的两点改进,采用三阶牛顿插值函数对校验函数进行拟合,采用双滑动窗口技术取代传统的单滑动窗口技术.Turb码还有一种译码复杂度相对较低的算法——SOVA算法,本文也给出了SOVA算法的详细推导过程.在对LOG-MAP和SOVA算法的详细推导之后,本文给出Turbo码的软件仿真,采用Matlab语言编写Turbo码仿真系统程序,仿真系统比较了单滑动窗口技术和双滑动窗口技术在不同的信噪比下的译码性能.在软件仿真的基础上,本文给出了Turbo码编码器和采用LOG-MAP译码算法译码器的FPGA硬件实现方法.
上传时间： 2013-06-19
上传用户：plsee
