ISERDES

基于FPGA的多路高速串并转换器设计

高速串并转换器的设计是FPGA 设计的一个重要方面,传统设计方法由于采用FPGA 的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA 验证平台中多路高速串并转换器的设计为例,详细阐述了1 :8DDR 模式下高速串并转换器的设计方法和16 路1 :8 串并转换器的实现。结果表明,采用Xilinx Virtex24 的ISERDES 设计的多路串并转换器可以实现800 Mbit/ s 输入信号的串并转换,并且减少了设计复杂度,缩短了开发周期,能满足设计要求。关键词:串并转换;现场可编程逻辑阵列;Xilinx ; ISERDES

标签： FPGA 多路串并转换

上传时间： 2013-11-03

上传用户：王小奇
基于FPGA的多路高速串并转换器设计

高速串并转换器的设计是FPGA 设计的一个重要方面,传统设计方法由于采用FPGA 的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA 验证平台中多路高速串并转换器的设计为例,详细阐述了1 :8DDR 模式下高速串并转换器的设计方法和16 路1 :8 串并转换器的实现。结果表明,采用Xilinx Virtex24 的ISERDES 设计的多路串并转换器可以实现800 Mbit/ s 输入信号的串并转换,并且减少了设计复杂度,缩短了开发周期,能满足设计要求。关键词:串并转换;现场可编程逻辑阵列;Xilinx ; ISERDES

标签： FPGA 多路串并转换

上传时间： 2013-11-17

上传用户：hxy200501
XAPP858 - 利用 Virtex-5 FPGA 实现的高性能 DDR2 SDRAM 接口数据采集本应用指南描述了用于实现 667 Mbps（333 MHz）高性能 DDR2 SDRAM 接口的

XAPP858 - 利用 Virtex-5 FPGA 实现的高性能 DDR2 SDRAM 接口数据采集本应用指南描述了用于实现 667 Mbps（333 MHz）高性能 DDR2 SDRAM 接口的控制器和数据采集的技巧。本数据采集技巧使用了输入串行器/解串器（ISERDES）和输出串行器/解串器（OSERDES）的功能。

标签： SDRAM DDR2 Virtex XAPP

上传时间： 2014-01-19

上传用户：sk5201314
Xilinx is disclosing this Specification ? 第 1 章“EMIF 概述”

Xilinx is disclosing this Specification ? 第 1 章“EMIF 概述”，概述 Texas Instruments EMIF。 ? 第 2 章“Virtex-II 系列或 Spartan-3 FPGA 到 EMIF 的设计”描述将 TI TMSC6000 EMIF 连接到 Virtex?-II 系列或 Spartan?-3 FPGA 的实现。 ? 第 3 章“Virtex-4 FPGA 到 EMIF 的设计” 描述将 TI TMS320C64x EMIF 连接到 Virtex-4 FPGA 的实现。 ? 第 4 章“参考设计” 提供参考设计的目录结构和参考设计文件的链接。 ? 附录 A “Virtex-4 ISERDES 样本代码” 提供 Virtex-4 实现的样本代码列表。 ? 附录 B “EMIF 寄存器域描述” 定义 TI DSP 寄存器域。 ? 附录 C “相关参考文件” 提供相关文档的链接

标签： Specification disclosing Xilinx EMIF

上传时间： 2016-12-06

上传用户：litianchu