定制简单LED的IP核的设计源代码
上传时间： 2013-10-19
上传用户：gyq
QuartusII中利用免费IP核的设计 作者：雷达室 以设计双端口RAM为例说明。 Step1：打开QuartusII，选择File—New Project Wizard，创建新工程，出现图示对话框，点击Next；
上传时间： 2013-10-18
上传用户：909000580
基于FPGA的GPIB接口IP核的研究与设计
上传时间： 2013-10-19
上传用户：wudu0932
ISE新建工程及使用IP核步骤详解
上传时间： 2015-01-01
上传用户：liuxinyu2016
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
上传时间： 2013-11-02
上传用户：谁偷了我的麦兜
usb1.1的设备控制器IP核，是用verilog硬件描述语言写的
上传时间： 2013-12-22
上传用户：cc1015285075
软USB核的电力开关PowerSwitch
标签： PowerSwitch USB 软 电力开关
上传时间： 2014-05-31
上传用户：ZJX5201314
FFT变换的IP核的源代码 VHDL~
上传时间： 2015-03-15
上传用户：bjgaofei
这个是专门用在ALtera第二代PLD MAXII上的16位微处理器IP核，文档齐全
上传时间： 2015-03-20
上传用户：ecooo
以太网10/100M IP核Verilog源码，可综合。
上传时间： 2015-04-16
上传用户：zhyiroy
