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module ICX229(clk,rst,v1,v1h,v2,v3,v3h,v4,h1,h2,r,sub);//clk周期为8.73ns input clk; input rst; output h1; output h2; …
ICX229 源代码
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[Inputs] clk rst [Outputs] v1 v1h v2 v3 v3h v4 h1 h2 r sub [BiDir] [ATTRIBUTES] VeriModel ICX229
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Release 7.1.04i Map H.42 Xilinx Mapping Report File for Design 'ICX229' Design Information ------------------ Command Line : D:…
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//! ************************************************************************** // Written by: Map H.42 on Sat Jan 19 16:44:26 200…
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Release 7.1.04i - par H.42 Copyright (c) 1995-2005 Xilinx, Inc. All rights reserved. Sat Jan 19 16:44:38 2008 # NOTE: This fil…
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module ICX229(clk,rst,v1,v1h,v2,v3,v3h,v4,h1,h2,r,sub);//clk周期为8.73ns input clk; input rst; output h1; output h2; …
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ICX229.versim_par -- generated only for ProjNav status tracking Simulation Model Target: ModelSim SE (Verilog)
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