FIFO+IP全部资料 - 虫虫开发者社区

使用Verilog硬件描述语言完成了一个异步FIFO的设计，供相关硬件开发人员参考。

2013-12-31 22 FIFO+IP

FX2Pipe is a small high speed USB transfer program which can pipe stdin into the FX2 FIFO or back from the FIFO to stdou...

2017-06-11 89 FIFO+IP

2013-12-29 178 FIFO+IP

2016-07-24 127 FIFO+IP

2014-01-14 39 FIFO+IP

FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的...

2014-01-25 154 FIFO+IP

结合视频压缩的理论以及IP核设计中对于仿真验证的要求,本文设计了视频压缩IP核FPGA仿真验证平台.其硬件子平台以Xilinx公司XC2V3000为核心,针对视频压缩IP核应用仿真要求设计外围电路,构建一个视频压缩IP核的硬件仿真原型,采用...

2013-05-31 44 FIFO+IP

设计了一款基于Avalon总线的8051MCU IP核。它支持MCS-51指令集，优化内部的结构，通过采用流水线技术、指令映射技术、指令预取技术、微代码技术等极大的提高了IP核的工作速度，使IP核在100MHz时钟下，能够单周期执行一条指令...

2013-11-02 107 FIFO+IP

随着雷达信号处理技术的不断发展，通用化、系统化、模块化的设计标准日益受到人们的重视，而FPGA和可复用IP核技术的发展使之成为可能。文中从三个方面进行IP内核的开发，一是采用硬件描述语言实现雷达信号处理IP核设计；二...

2013-05-21 102 FIFO+IP

基于FPGA的3D图像处理器IP核的设计与实现

2013-05-18 44 FIFO+IP

FIFO+IP