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共 384 篇文章
Down 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 384 篇文章，持续更新中。
基于FPGA的数字下变频技术研究
数字下变频(DDC：Digital Down Convert)是将中频信号数字下变频至零中频且使信号速率下降至适合通用DSP器件处理速率的技术。实现这种功能的数字下变频器是软件无线电的核心部分。采用专用DDC芯片完成数字下变频，虽然具...
40193 CMOS可预制四位二进制计数器
The CD40192BC and CD40193BC up/down counters are<BR>monolithic complementary MOS (CMOS) integrated c
C语言Volatile
Volatile定义与详解，对C语言初学者来学很有用 ，我是从网上DOWN下来的。
基于ME算法的RS译码器的设计和FPGA实现
RS码已经广泛地应用于通信系统、数字电视和计算机存储系统中，用来提高数据传输的可靠性。本文以DVB标准中定义的RS(204，188)译码器来进行设计。详细介绍了改进的欧几里德(ME)算法及以此算法为基础的RS译码器的设计与实现，采用了流水线结构，对译码器的各个模块进行了分析和建模，并由EDA工具完成了设计的逻辑功能的验证和电路结构的综合，在FPGA上进行了实现，从而完成了整个RS译码器的Top-D
软件无线电中数字下变频技术研究
软件无线电(SDR，Software Defined Radio)由于具备传统无线电技术无可比拟的优越性，已成为业界公认的现代无线电通信技术的发展方向。理想的软件无线电系统强调体系结构的开放性和可编程性，减少灵活性著的硬件电路，把数字化处理(ADC和DAC)尽可能靠近天线，通过软件的更新改变硬件的配置、结构和功能。目前，直接对射频(RF)进行采样的技术尚未实现普及的产品化，而用数字变频器在中频进行
降压稳压器拓扑的宽输入/输出电压差
Buck regulators are used to efficiently step down a higher level,unregulated input voltage to a regu
http://www.21ic.org/down/eda/abel4.zip
学习培训书籍资料 ABEL设计软件是一种高级编译型可编程逻辑设计软件， 只需要输入符合语法规定的逻辑描述，就能设计各种不同类型 的PLD器件。这种软件可以对用户的逻辑设计进行语法检查、 逻辑化简、自动生成符合标准的JEDEC文件（“．JED”文件）， 还能将用户的设计要求与所选器件的功能相结合，分析检查用 户的设计目的是否切实可行，目前已经成为国际通用的PLD辅 助设计软件之一。
交织与解交织的算法研究及FPGA实现
本文主要研究了数字声音广播系统(DAB)内交织器与解交织器的算法及硬件实现方法。时间交织器与解交织器的硬件实现可以有几种实现方案，本文对其性能进行了分析比较，选择了一种工程中实用的设计方案进行设计，并将设计结果以FPGA设计验证。时间解交织器的交织速度、电路面积、占用内存、是设计中主要因素，文中采用了单口SRAM实现，减少了对存储器的使用，利用lC设计的优化设计方法来改善电路的面积。硬件实现是采用
用2A高效DC DC转换器L4978进行设计
The L4978 is a 2A monolithic dc-dc converter, step- down , operating at fix frequency continuous mod
基于FPGA的蓝牙HCIUART控制接口设计
通用异步收发器UART(Universal Asynchronous Receiver/Transmitter)是广泛使用的串行传输协议。串行外设用到异步串行接口一般采用专用集成电路实现。但是这类芯片一般包含许多辅助模块，而时常不需要使用完整的UART的功能和辅助功能，或者当在FPGA上设计时，需要将UART功能集成到FPGA内部而不能使用芯片。蓝牙主机控制器接口则是实现主机设备与蓝牙模块之间互操
40192 CMOS可预制四位BCD计数器
The CD40192BC and CD40193BC up/down counters are<BR>monolithic complementary MOS (CMOS) integrated c
用Intersil的三线DCP器件工作
<P>Intersil’s non-volatile 3-wire “Up/Down” interface DCPs recall the wiper position from internal E
基于FPGA的PCI总线接口控制器的设计
为了满足外围设备之间、外围设备与主机之间高速数据传输，Intel公司于1991年提出PCI(Peripheral Component Interconnect)总线的概念，即周边器件互连。因为PCI总线具有极高的数据传输率，所以在数字图形、图像和语音处理以及高速数据采集和处理等方面得到了广泛的应用。 本论文首先对PCI总线协议做了比较深刻的分析，从设计要求和PCI总线规范入手，采用TOP-DOWN
基于FPGA的HDLC协议控制器的设计
本文以符号多项式理论为基础，从理论上论证了任意长度比特组合的CRC校验码的并行算法，提出了并行CRC计算的数学模型，并且以8位二进制序列(即一个字节)为例，介绍了利用此数学模型计算校验码的方法，最后给出了与此算法相对应的VHDL模型。经过对实验数据的对比分析，表明文中所提并行CRC算法的关键路径延迟和硬件面积都得到了优化，以Top-Down设计方法给出了一种HDLC协议控制器的设计方案，用VHDL
用EEPOT实现电源和DC变换器的控制
The output voltage of power supplies and DC to DC converters is regulated by dividing down the outpu
150KHz 2A Step-Down DC/DC Converter
<P>Applications<BR>􀁹 On-card switching regulators<BR>􀁹 Simple high efficiency step
NP与PHY通信的FPGA实现
目前,为通信系统器件所提供的接口技术种类繁多,令人困惑.设计者应根据所需功能选择器件,采用FPGA解决当中的接口和互用性问题.网络处理器(NP)是专门为处理数据包而设计的可编程处理器,它综合了ASIC的数据处理能力和RISC的可编程特性.为构建网络设备提供了完整统一的解决方案.但是,网络处理器提供的I/O接口种类有限,很多时候不能直接与物理层设备(PHY)相连.因此,实现网络处理器与物理层设备的无
无线信道仿真和均衡器的FPGA设计与实现
本文主要介绍了基于FPGA的无线信道盲均衡器的设计与实现,在算法上选择了比较成熟的DDLMS和CMA相结合的算法,结构上采用四路正交FIR滤波器模型.在设计的过程中我们采取了用MATLAB进行算法仿真,VerilogHDL语言进行FPGA设计的策略.在硬件描述语言的设计流程中,信道盲均衡器运用了Top-Down的模块化设计方法,大大缩短了设计周期,提高了系统的稳定性和可扩展性.测试结果表明均衡器所
红外视频目标检测系统中FPGA单元设计与实现
该文介绍了VHDL语言的发展,基本组成框架,讨论了用它描述硬件时应注意的问题.还在介绍红外运动目标检测与跟踪系统组成的基础上,详细讨论了图像数据采集部分的结构,图像数据的预处理,DSP与FPGA之间的通讯和FPGA对其他器件的控制逻辑等.使用硬件描述语言(VHDL)和采用自顶向下(TOP-DOWN)的设计方法在可编程器件FPGA上实现了具体电路.
FPGA中基于DLL的时钟网络的设计
锁相电路作为FPGA时钟分布网络的重要组成部分，对整个芯片的及其系统的工作性能的好坏起着十分重要的作用，尤其是高速应用环境下。 本文研究了锁相环的基本结构与系统构架及其性能优劣。以数字延迟锁相环为基础，并采用数模混合技术，实现了带电源控制的数字延迟锁相环。在数字延迟锁相环设计中，先整体讲述电路的整体构架的设计，然后详细阐述了基本模块的实现方法与原理。同时基于降低功耗的考虑，电路中引入Shut-Do