锁相电路作为FPGA时钟分布网络的重要组成部分,对整个芯片的及其系统的工作性能的好坏起着十分重要的作用,尤其是高速应用环境下。 本文研究了锁相环的基本结构与系统构架及其性能优劣。以数字延迟锁相环为基础,并采用数模混合技术,实现了带电源控制的数字延迟锁相环。在数字延迟锁相环设计中,先整体讲述电路的整体构架的设计,然后详细阐述了基本模块的实现方法与原理。同时基于降低功耗的考虑,电路中引入Shut-Down电源控制技术,一方面降低DLL的工作电压,另一方面也使DLL在不工作处于停机状态时,极大地降低功耗。 所研究的延时锁相环芯片是FPGA芯片中的一部分,主要负责其中高性能的时钟分布实现,它是在0.25微米的CMOS标准工艺下实现的。该DLL的工作时钟的输入范围为25MHz到200MHz,与它类产品相比具有更高的精度、更低的功耗和达到了较高的性能指标。
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上传时间: 2016-07-14
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上传时间: 2013-08-16
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上传时间: 2013-08-26
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上传时间: 2013-08-30
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上传时间: 2013-11-04
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上传时间: 2014-12-29
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上传时间: 2013-12-04
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上传时间: 2013-12-22
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上传时间: 2015-10-06
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资源简介:基于CPN人工神经网络的例子,供大家交流
上传时间: 2013-12-24
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上传时间: 2015-12-21
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上传时间: 2013-12-11
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上传时间: 2014-01-11
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上传时间: 2013-12-21
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上传时间: 2016-01-31
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上传时间: 2016-02-18
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上传时间: 2016-04-11
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上传时间: 2014-01-22
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上传时间: 2016-08-22
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