DDS-PLL
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查看全部 852 份 →This example sets up the PLL in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assumi
This example sets up the PLL in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assuming a 30Mhz XCLKIN). ...
2014-01-25
185
此为DDS之简单的CLOCK初始设定,压缩档内包含keil C Uv2档以及.C档供DDS之初学者参考.
此为DDS之简单的CLOCK初始设定,压缩档内包含keil C Uv2档以及.C档供DDS之初学者参考.
2016-12-17
171
《锁相环(PLL)电路设计与应用》(日)远坂俊昭 高清中文版
《锁相环(PLL)电路设计与应用》内容丰富、实用性强，便于读者自学与阅读理解，可供电子、通信等领域技术人员以及大学相关专业的本科生、研究生参考，也可供广大的电子爱好者学习参考。
2022-10-05
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