本课题是在课题组已实现的高速串行通信平台的基础上，进一步引伸，设计开源的PCI软核通信模块替代Xilinx公司提供的LogiCORE PCI核，力求在从模式下，做到占用资源更少，传输速度更快，也为以后实现更完整的功能提供平台。 本文以此为背景，基于FPGA平台，搭建以开源的PCI软核为核心的串行通信接口平台，使其成为PCI总线与用户逻辑之间的桥梁，使用户逻辑避开与复杂的PCI总线协议。本课题采用Spartan-II FPGA芯片XC2S200-6FG456C系统开发板作为串行通信接口的硬件实验平台，实现了支持配置读/写交易、单数据段读/写、突发模式读/写、命令/地址译码功能和数据传送错误检测与处理功能的PCI软核。 本文主要阐述了以PCI软核为核心的串行通信平台的实现，首先介绍了PCI软核的编程语言、软件工具和硬件实验平台Spartan-II FPGA芯片XC2S200-6FG456C系统开发板。然后，介绍了PCI总线命令、PCI软核所支持的功能、PCI软核两侧信号的定义、PCI软核配置模块以及探讨了PCI软核的状态机接收、发送数据等过程，分析了PCI软核的数据收发功能仿真，主要包括配置读/写交易、单数据段模式读/写和突发模式读/写的仿真图形，并阐述了管脚约束的操作流程。最后介绍PCI软核模块的WDM驱动，内容包括驱动程序简介、驱动程序的开发、中断处理、驱动程序与应用程序之间的通信以及应用程序操作。最后，对PCI软核的各种性能进行了比较分析。整个模块设计紧凑，完成在实验平台上的数据发送。 设计选用硬件描述语言VerilogHDL，在开发工具Xilinx ISE7.1中完成整个系统的设计、综合、布局布线，利用Modelsim进行功能及时序仿真，使用DriverWorks为PCI软核编写WinXP下的驱动程序，用VC++6.0编写相应的测试应用程序。之后，将FPGA设计下载到Spanan-II FPGA芯片XC2S200-6FG456C系统开发板中运行。 文章最后指出工作中的不足之处和需要进一步完善的地方。
上传时间： 2013-04-24
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通信与信息技术行业飞速发展，已成为我国支柱产业之一。随着该行业的迅速发展，社会对具备实际动手能力人才的需求也不断增加，高校通信教学改革势在必行。在最初的通信原理实验设备中每个实验独立占用一块硬件资源，随着EDA技术的发展，实验设备厂商将CPLD/FPGA技术作为独立的一项实验内容，加入到通信原理实验设备中。FPGA技术具备集成度高、速度快和现场可编程的优势，适合高集成度和高速的时序运算。本文总结现有通信原理实验设备的优缺点，采用FPGA技术设计出集验证性和设计性于一体，具备较高的综合性和系统性的通信原理实验系统。 本系统提供了一个开放性的硬件、软件平台，从培养学生实际动手能力出发，利用FPGA在通用的硬件上实现所有实验内容。学生在本系统上除了能完成已固化的实验内容，还可以实现电子设计开发和验证。这对培养学生的实践能力大有裨益。 本文结合数字通信系统基本模型，把基于FPGA的通信原理实验系统划分为信号源模块、发送端模块、信道仿真模块、接收端模块和同步模块几部分。其中，模拟信号源采用DDS技术，能够生成非常高的频率精度，可作为任意波形发生器。发送端和接收端模块结合到一起组成多体制调制解调器，形成多频段、多波形的软件无线电系统。载波同步采用全数字COSTAS环提取技术，具备良好的载波跟踪特性，利用对载波相位不敏感 的Gardner算法跟踪位同步信号。 本文首先介绍了通信原理实验系统的研究现状和意义；然后根据通信系统模型从《通信原理》各个章节中提炼出各模块的实验内容，分别列出各实验的数字化实现模型；继而根据各模块资源需求选取合适FPGA芯片，并给出硬件设计方案；最后，给出各模块在FPGA上具体实现过程、系统测试结果及分析。测试和实际运行结果表明设计方法正确，且功能和技术指标满足设计要求。 关键词：通信原理，实验系统，FPGA，DDS，多体制调制解调，全数字COSTAS环，位同步
上传时间： 2013-07-07
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数字视频监控技术无论是在军事领域还是在民用领域，都有着重要的作用和广泛的应用市场及前景。迫切的军用和民用需求，推动着视频监控技术持续而迅猛的发展。为了提高监控视频的图像质量，使设备小型化，以便能满足各种条件下的适用场合，目前基于FPGA的数字视频侦察监控系统已成为一种主流的解决方案。 本文设计了一种可以在战场上使用的数字视频侦察监控系统。该系统配备了12路摄像头，当侦察车或者装甲车在向前进的时候，可以做到对周围的环境全方位的侦察监控，从而对判断战场的情况起到了巨大的作用。 本文首先介绍了数字视频监控技术的发展与现状，视频数据的产生以及接收特性和FPGA技术的基本概念，在此基础上研究了视频信号的组成方式、VGA、DVI显示接口以及显示器的工作原理，分析了采用FPGA实现整个系统的可能性。接着，在充分考虑了要求达到的标准以后，选用了视频解码芯片SAA7111A、视频编码芯片ADV7125、DVI发送芯片TFP410、CY7C1061AV33型SRAM以及EP2C35FBGA672型FPGA芯片应用于硬件电路设计。然后设计出电路原理图以及PCB版图。最后，根据系统工作要求，本文设计了FPGA系统中的片内逻辑模块，包括视频采集缓冲异步FIFO（先进先出）模块、I2C总线配置模块、视频帧存控制模块、VGA视频显示模块、DVI视频显示模块等。在此基础上完成了系统软硬件调试，最终成功的实现了12路摄像头的切换显示和对周围环境的全方位监控，达到了预定的设计目标。
上传时间： 2013-07-30
上传用户：yw14205
作为性能优异的纠错编码，Turbo码自诞生以来就一直受到理论界以及工程应用界的关注。TD—SCDMA是我国拥有自主知识产权的3G通信标准，该标准把Turbo码是作为前向纠错体制，但Turbo码的译码算法比较复杂并且需要多次迭代，这造成Turbo码译码延时大，译码速度慢，因此限制了Turbo码的实际应用。因此有必要研究如何将现有的Turbo码译码算法进行简化，加速，使其转化成为适合在硬件上实现的算法，将实验室的理论研究成果转化成为硬件产品。 论文主要的研究内容有以下两点： 其一，提出信道自适应迭代译码方案。在事先设定最大迭代次数的情况下，自适应Turbo码译码算法能够根据信道的变化自动调整迭代次数。 仿真结果表明：该自适应迭代译码方案能够根据信道的变化自动调整迭代次数，在保证译码性能基本上没有损失的情况下，有效减少译码时间，明显提高译码速度。 其二，根据得到的信道自适应迭代译码方案，借助Xilinx公司Spartan3 FPGA硬件平台，使用Verilog硬件描述语言，将用C/C++语言写成的信道自适应迭代译码算法转化成为硬件设计实现，得到硬件电路，并对得到的译码器硬件电路进行测试。 测试结果表明：随着信道的变化，硬件电路的译码速度也随之自动变化，信噪比越高译码速度越快，并且硬件译码器性能（误比特率）与实验仿真基本一致。
上传时间： 2013-05-31
上传用户：huyiming139
随着微电子技术的高速发展，实时图像处理在多媒体、图像通信等领域有着越来越广泛的应用。FPGA就是硬件处理实时图像数据的理想选择，基于FPGA的图像处理专用系统的研究将成为信息产业的新热点。 @@ 本文详细介绍了一种基于FPGA开发板的实时图像采集与显示系统，该系统由前端视频采集单元、图像存储单元、图像显示单元三部分组成。它的主要功能有：对摄像头送来的视频数据进行采集，并采用PHILIPS公司的专用视频解码芯片SAA7113将模拟视频转化成数字视频；将采集进来的数据存储到FPGA开发板内嵌的SDRAM中；采用PHILIPS公司的专用视频编码芯片SAA7121将数字视频信号转换为模拟信号送显示器输出。 @@ 系统在Quartus II 5.0、Model Sim6.0软件平台下开发并在硬件上得到实现，达到预期效果。FPGA实现图像采集显示是一种有效，简便、经济的方法，因此该课题具有广阔的应用前景和市场价值。 @@关键词：FPGA，I2C总线，视频采集，SDRAM，视频显示
上传时间： 2013-06-06
上传用户：rhl123
随着计算机及其外围设备的发展，传统的并行接口和串行接口在灵活性和接口扩展等方面存在的缺陷愈来愈不可回避，并逐渐成为计算机通信的瓶颈。在这种情况下，通用串行总线(Universal Serial Bus，USB)诞生了。USB由于具有传输速率高、价格便宜、使用方便、灵活性高、支持热插拔、接口标准化和易于扩展等优点，目前已经成为计算机外设接口的主流技术，在计算机外围设备和消费类电子领域正获得越来越多的应用。 @@ 本文基于USB2．0协议规范，设计了一款支持高速和全速传输的USB2．0设备控制器IP核。文中着重介绍了这款设备控制器IP核的设计和FPGA验证工作，详细研究并分析了USB2．0规范，根据规范提出了一种USB2．0设备控制器整体构架方案，描述了各个功能子模块硬件电路的功能及实现。从可重用的角度出发，对设备控制器模块进行优化设计，增加多个灵活的配置选项，根据不同的应用对硬件进行配置，使其在满足要求的情况下去除冗余电路，以减少占用面积和功耗，从而使其灵活地应用于各种USB系统。本文还研究了IP核的验证方法，并对所设计的USB2．0设备控制器建立了功能完备的ModelSim仿真验证环境，搭建了FPGA硬件验证平台，设计了具有AHB接口的设备控制器和带有8051的设备控制器，并分别在FPGA平台上进行了功能验证。 @@ 本文所设计的USB2．0设备控制器IP核可配置性高，使用者可以自由配置所需端点的个数以及每个端点类型等，可以集成于多种USB系统中，适于各类USB设备的开发。本课题所取得的成果为USB2．0设备类的研究和开发积累了经验，并为后来实验室某项目测试芯片的USB数据采集提供了参考方案，也为未来USB3．0接口IP核的开发和应用奠定了基础。 @@关键词USB2．0控制器；IP核；FPGA；验证
上传时间： 2013-06-30
上传用户：nanfeicui
IIR数字滤波器是冲激响应为无限长的一类数字滤波器，是电子、通信及信号处理领域的重要研究内容，国内外学者对IIR数字滤波器的优化设计进行了大量研究。其中，进化算法优化设计IIR数字滤波器虽然取得了一定的效果，但是其也有自身的一些不足；另外，基于粒子群算法以及人工鱼群算法的IIR数字滤波器优化设计也取得了较好的效果。但这些方法都是将多目标优化问题转化为单目标优化问题，这种方法是将每个目标赋一个权值，然后将这些赋了权值的目标相加，把相加的结果作为目标函数，在此基础上寻找目标函数的最小值，这样做造成的问题是可能将其中的任何一种满足目标函数值最小的情况作为最优解，但实际上得到的不一定是最优解。也就是说，单目标的方法难以区分哪一种情况为最优解，这样的寻优模型从理论上来说是难以得到最优解的。另外，在将多目标转化为单目标时，各个目标的权值难以确定，而且最终只能得到唯一解。针对这些问题，本文在研究传统遗传算法、进化规划算法以及量子遗传算法的IIR数字滤波器优化设计的基础上，将重点研究IIR数字滤波器的粒子进化规划优化、遗传多目标优化以及量子多目标优化。另外，由于在通信系统中IIR数字滤波器有广泛应用，并且大量采用FPGA实现，多目标优化方法得到的滤波器性能也值得验证，因此，对多目标优化方法得到的IIR数字滤波器系数进行FPGA仿真验证有重要的现实意义。 @@ 论文的主要工作及研究成果具体如下： @@ 1.分析IIR数字滤波器的数学模型及其优化设计的参数；针对低通IIR数字滤波器，采用遗传算法及量子遗传算法对其进行优化设计，并给出相应的仿真结果及分析。 @@ 2.针对使用进化规划算法优化设计IIR数字滤波器时容易陷入局部极值的问题，研究粒子进化规划算法，并将其应用于IIR数字滤波器的优化设计，该算法将粒子群优化算法与进化规划算法相结合，继承了粒子群算法局部搜索能力强和进化规划算法遗传父代优良基因能力强的优点。将这种新的粒子进化规划算法应用于IIR低通、高通、带通、带阻数字滤波器的优化设计，显示了较好的效果。 @@ 3.优化设计IIR数字滤波器时，通常将多目标转化为单目标的优化问题，这种方法虽然设计简单，但是在将多目标转化为单目标时，各个目标的权值难以确定，而且最终只能得到唯一解，不能提供更多的有效解给决策者。针对常 用基于单目标优化算法的不足，在分析IIR数字滤波器优化模型和待优化参数的基础上，本文研究遗传算法的IIR数字滤波器多目标优化设计方法，该方法将多个目标值直接映射到适应度函数中，通过比较函数值的占优关系来搜索问题的有效解集，使用这种方法可以求得一组有效解，并且将多目标转化为单目标的优化方法得到的唯一解也能被包括在这一组有效解中。@@ 4.将量子遗传算法应用于IIR数字滤波器多目标优化设计，研究量子遗传算法的IIR数字滤波器多目标优化设计方法，并将优化结果与传统遗传算法的多目标优化方法进行了比较。仿真结果表明，在对同一种滤波器进行优化设计时，使用该方法得到的结果通带波动更小，过渡带更窄，阻带衰减也更大。 @@ 5.针对IIR数字滤波器的硬件实现问题，在对IIR数字滤波器的结构特征进行分析的基础上，分别采用遗传多目标优化方法量子多目标方法优化设计IIR数字滤波器的系数，然后针对两组系数进行了FPGA( Field-Programmable GateArray，现场可编程门阵列)仿真验证，并对两种结果进行了对比分析。 @@关键词：IIR数字滤波器；优化设计
上传时间： 2013-06-09
上传用户：熊少锋
激光打标是指利用高能量密度的激光束在物件表面作永久性标刻。激光打标以其“打标速度快、性能稳定、打标质量好”等优势，获得了日益广泛的应用。传统的激光打标系统一般是基于ISA总线或PCI总线的，运动控制卡必须插在计算机的PCI插槽内，且不支持热捅拔，影响了控制卡的稳定性；以单片机为主控制器的激光打标控制卡虽然成本低、运行可靠，但由于其运算速度慢、存储容量有限，限制了它的应用范围。 运动控制卡是激光打标系统的核心组成部分。本文设计了一种新型的基于USB总线，以FPGA为主控单元的振镜扫描式激光打标控制卡，它利用了USB总线高速、稳定、易用和FPGA资源丰富、处理能力强、易扩展等优点，将PC机强大的信息处理能力与运动控制卡的运动控制能力相结合，具有信息处理能力强、开放程度高、使用方便的特点。 本文首先介绍了激光打标的原理，激光打标技术的发展现状以及激光打标系统的组成结构。在对USB总线技术作了简要介绍后，详细讨论了激光打标控制卡的硬件电路设计，包括USB接口电路，FPGA主控单元电路，D/A单元电路，存储器电路，I/O接口电路等。接着对USB接口单元的固件程序和FPGA中USB接口功能模块、D/A写控制功能模块和SRAM读写控制功能模块的程序做了详细设计，通过软硬件调试，控制卡实现了USB通信，输出两路模拟信号，SRAM数据读写，数字量输入输出等功能。
上传时间： 2013-04-24
上传用户：prczsf
卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法，该算法译码性能好、速度快，并且硬件实现结构比较简单，是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展，使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同，因此设计可重配置的Viterbi译码器，使其能够满足多种通信系统的应用需求，具有很重要的现实意义。 本文设计了基于FPGA的高速Viterbi译码器。在对Viterbi译码算法深入研究的基础上，重点研究了Viterbi译码器核心组成模块的电路实现算法。本设计中分支度量计算模块采用只计算可能的分支度量值的方法，节省了资源；加比选模块使用全并行结构保证处理速度；幸存路径管理模块使用3指针偶算法的流水线结构，大大提高了译码速度。在Xilinx ISE8.2i环境下，用VHDL硬件描述语言编写程序，实现(2，1，7)卷积码的Viterbi译码器。在(2，1，7)卷积码译码器基础上，扩展了Viterbi译码器的通用性，使其能够对不同的卷积码译码。译码器根据不同的工作模式，可以对(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四种广泛运用的卷积码译码，并且可以修改译码深度等改变译码器性能的参数。 本文用Simulink搭建编译码系统的通信链路，生成测试Viterbi译码器所需的软判决输入。使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证，Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。在FPGA和DSP组成的硬件平台上进一步测试译码器，译码器运行稳定可靠。最后，使用Simulink产生的数据对本文设计的Viterbi译码器的译码性能进行了分析，仿真结果表明，在同等条件下，本文设计的Viterbi译码器与Simulink中的Viterbi译码器模块的译码性能相当。
上传时间： 2013-06-24
上传用户：myworkpost
现场可编程门阵列(FPGA)的发展已经有二十多年，从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟，减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其各自又分为数字设计和模拟设计。虽然用模拟的方法实现的DLL所占用的芯片面积更小，输出时钟的精度更高，但从功耗、锁定时间、设计难易程度以及可复用性等多方面考虑，我们更愿意采用数字的方法来实现。 本论文是以Xilinx公司Virtex-E系列FPGA为研究基础，对全数字延时锁相环(DLL)电路进行分析研究和设计，在此基础上设计出具有自主知识产权的模块电路。 本文作者在一年多的时间里，从对电路整体功能分析、逻辑电路设计、晶体管级电路设计和仿真以及最后对设计好的电路仿真分析、电路的优化等做了大量的工作，通过比较DLL与PLL、数字DLL与模拟DLL，深入的分析了全数字DLL模块电路组成结构和工作原理，设计出了符合指标要求的全数字DLL模块电路，为开发自我知识产权的FPGA奠定了坚实的基础。 本文先简要介绍FPGA及其时钟管理技术的发展，然后深入分析对比了DLL和PLL两种时钟管理方法的优劣。接着详细论述了DLL模块及各部分电路的工作原理和电路的设计考虑，给出了全数字DLL整体架构设计。最后对DLL整体电路进行整体仿真分析，验证电路功能，得出应用参数。在设计中，用Verilog-XL对部分电路进行数字仿真，Spectre对进行部分电路的模拟仿真，而电路的整体仿真工具是HSIM。 本设计采用TSMC0.18μmCMOS工艺库建模，设计出的DLL工作频率范围从25MHz到400MHz，工作电压为1.8V，工作温度为-55℃～125℃，最大抖动时间为28ps，在输入100MHz时钟时的功耗为200MW，达到了国外同类产品的相应指标。最后完成了输出电路设计，可以实现时钟占空比调节，2倍频，以及1.5、2、2.5、3、4、5、8、16时钟分频等时钟频率合成功能。
上传时间： 2013-06-10
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