Cache设计

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·摘要：  采用自项向下的流程设计了一款32住DSP的cache.该cache采用两级结构,第一级采用哈佛结构,第二级采用普林斯顿结构.本文详细论述了该cache的结构设计及采用的算法.  

2024-08-31 5 Cache设计

针对嵌入式CPU 指令处理速度与存储器指令存取速度不匹配问题，本文基于FPGA 设计并实现了可以有效解决这一问题的指令Cache。根据嵌入式五级流水线CPU 特性，所设计指令Cache 的地址映射方式

2024-03-18 10 Cache设计