CPU+cache

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·摘要：  采用自项向下的流程设计了一款32住DSP的cache.该cache采用两级结构,第一级采用哈佛结构,第二级采用普林斯顿结构.本文详细论述了该cache的结构设计及采用的算法.  

2024-08-31 5 CPU+cache

hrisc cpu，为何只有vhdl选择呢？大家都用verilog的啊

2013-12-20 154 CPU+cache

SPMC75 CPU　，产生３００点SPWM，经实验直接可连接控制变频逆变，unSP IDE 平台

2013-12-10 143 CPU+cache

通过modelsim软件编写源代码并且仿真实现 精简的CPU设计

2015-12-11 1 CPU+cache

AES加密快速实现中利用了查表操作，查表的索引值会影响Cache命中率和加密时间，而查表的索引值和密钥存在密切关系。通过分析AES最后一轮加密过程中查表索引值与密文和最后一轮子密钥的关系，以及它们对C

2024-04-06 9 CPU+cache

CPU为CSP8051F020，有两个串口和一个SPI口。 一个串口通过数传电台和中控室计算机通信 另一个串口和PLC的MODBUS口通信。 SPI口控制数码管的显示。 已经在工程上应用。

2014-11-28 195 CPU+cache