CPLD

CPLD采用CMOSEPROM、EEPROM、快闪存储器和SRAM等编程技术,从而构成了高密度、高速度和低功耗的可编程逻辑器件。cPCI总线

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介绍了基于CPLD 和EDA 技术的BIT(机内测试)系统的实现。本系统以CPLD 为控制核心,在MAX+PLUSII 环境下采用VHDL 语言实现了系统接口及测频电路。该系统具有集成度高、灵活性强、

2024-03-08 10 CPLD

资料->【C】嵌入系统->【C0】嵌入式综合->【4】单片机论文->单片机类毕业设计->基于CPLD的数字钟设计.pdf

2024-10-03 9 CPLD