CPLD+VHDL
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查看全部 500 份 →光纤通信中的SDH数据帧解析及提取的VHDL实现源代码
光纤通信中的SDH数据帧解析及提取的VHDL实现源代码，共包含帧同步、E1及F1码流提取、DCC1码流提取、帧头开销串行输出四个主要模块
2017-05-20
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用VHDL 语言设计数字钟，实现在数码管上显示分钟和秒
用VHDL 语言设计数字钟，实现在数码管上显示分钟和秒，并且可以手动调节分钟， 实现分钟的增或者减。该设计包括以下几个部分： （1）分频电路的设计，产生1Hz 的时钟信号，作为秒计时脉冲； （2）手动调节电路，包括“时增”“时减”“分增”“...
2022-12-03
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