altera的fpga设计，包含硬件原理图和软件例程，用nios工具等
上传时间： 2015-09-20
上传用户：ynsnjs
LCD DRIVER AF-128 B
上传时间： 2014-12-22
上传用户：851197153
fbkldfmlb n/ovk,e vml bhdsrb mor brb n/sZPer b vk,epabho,l rnopazbhlrepofrt,epsho
标签： rnopazbhlrepofrt fbkldfmlb bhdsrb epabho
上传时间： 2014-01-25
上传用户：ANRAN
If we have two individually sorted vectors "a" and "b" but they are not sorted with respect to each other and we want to merge them into vector "c" such that "c" is also a sorted vector. Then c=mergesorted(a,b) can be used.
标签： sorted individually respect vectors
上传时间： 2015-09-23
上传用户：comua
* "Copyright (c) 2006 Robert B. Reese ("AUTHOR")" * All rights reserved. * (R. Reese, reese@ece.msstate.edu, Mississippi State University) * IN NO EVENT SHALL THE "AUTHOR" BE LIABLE TO ANY PARTY FOR * DIRECT, INDIRECT, SPECIAL, INCIDENTAL, OR CONSEQUENTIAL DAMAGES ARISING OUT * OF THE USE OF THIS SOFTWARE AND ITS DOCUMENTATION, EVEN IF THE "AUTHOR" * HAS BEEN ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
上传时间： 2015-09-24
上传用户：mpquest
EIA（ELECTRONIC INDUSTRIES ALLIANCE）标准文档EIA-CEA-861-B，A DTV Profile for Uncompressed High Speed Digital Interfaces。
标签： ELECTRONIC INDUSTRIES ALLIANCE EIA-CEA
上传时间： 2015-09-27
上传用户：hphh
基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219数码管显示芯片、4X4矩阵键盘、TDA2822功放芯片及扬声器等实现了《电子线路设计• 测试• 实验》课程中多功能数字钟实验所要求的所有功能和其它一些扩展功能。包括：基本功能——以数字形式显示时、分、秒的时间，小时计数器为同步24进制，可手动校时、校分；扩展功能——仿广播电台正点报时，任意时刻闹钟（选做），自动报整点时数（选做）；其它扩展功能——显示年月日（能处理大月小月，可手动任意设置年月日），秒表（包括开始、暂停和清零）。
标签： Cyclone Verilog Altera 144C
上传时间： 2015-09-27
上传用户：1051290259
用CPLD做了个FPGA的FPP下载时序，验证过。
上传时间： 2013-12-30
上传用户：litianchu
FPGA/CPLD集成开发环境ISE的使用详解 示例代码1
上传时间： 2014-01-17
上传用户：baiom
FPGA/CPLD集成开发环境ISE使用详解实例－2
上传时间： 2013-12-20
上传用户：hullow
