Altera+Stratix
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Hardware UDP, implementation of UDP based on Altera DE2 using Verilog
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2017-03-09
172
How to infer a finite state machine for fpga altera xilinx
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2014-01-10
112
文通过ALTERA公司的quartus II软件
文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显...
2013-12-09
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Altera的CycloneIII Start Board,使用的PFGA是3C25
Altera的CycloneIII Start Board,使用的PFGA是3C25，包括原理图和PCB，用Cadence Allegro打开
2016-11-19
167