Active-HDL
Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...
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Active-HDL 热门资料
查看全部 809 份 →本原码是基于Verilog HDL语言编写的
本原码是基于Verilog HDL语言编写的，实现了SPI接口设计，可以应用于FPGA,实现SPI协议的接口设计.在MAXII编译成功,用Modelsim SE 6仿真成功.
2015-08-04
87
利用EDA工具和硬件描述语言（HDL）
利用EDA工具和硬件描述语言（HDL），根据产品的特定要求设计性能价格比高的片上系统，是目前国际上广泛使用的方法。与传统的设计方法不同，在设计开始阶段并不一定需要具体的单片微控制器（MCU）和开发系统(仿真器)以及带有外围电路的线路板来进行...
2015-09-05
134
256Mbits (x8) 528 Bytes Page, NAND Flash Memory Verilog HDL Model User Manual
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2013-12-11
26
pli_handbook_examples_pc verilog hdl 与C的接口的典型例子
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2014-01-17
149