Active-HDL
Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...
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Active-HDL 热门资料
查看全部 809 份 →Verilog HDL数字设计与综合（第二版）
本书从用户的角度全面阐述了Verilog HDL语言的重要细节和基本设计方法，并详细介绍了Verilog 2001版的主要改进部分。本书重点关注如何应用Verilog语言进行数字电路和系统的设计和验证，而不仅仅讲解语法。全书从基本概念讲起，...
2022-12-03
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verilog-hdl教程-硬件描述语言讲解
该文档为verilog-hdl教程-硬件描述语言讲解文档，是一份还算不错的参考文档，感兴趣的可以下载看看，，，，，，，，，，，，，，，，，
2022-09-19
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整合Active Directory和OpenLDAP——使用OpenLDAP的代理服务让LDAP操作跨越边界.rar
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2014-01-12
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基于Verilog HDL设计的多功能数字钟
本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim
2013-07-21
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