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Active-HDL

Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...

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Active-HDL 热门资料

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这是一个verilog HDL 语言的例子

这是一个verilog HDL 语言的例子，在CPLD器件EPM240上实现了 RS232协议、按键处理、LED数码管显示和每秒加1数码显示。使用quartus ii 7.0 以上打开.

2017-03-06 95 Active-HDL

quartusii的hdl输入设计使用指南

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2013-12-15 88 Active-HDL

Verilog hdl语言常用乘法器设计

Verilog hdl语言常用乘法器设计，可使用modelsim进行仿真

2017-01-02 83 Active-HDL

Verilog hdl语言常用加法器设计

Verilog hdl语言常用加法器设计，可使用modelsim进行仿真

2013-12-24 106 Active-HDL

用verilog HDL实现I2C Master Controller 的设计

用verilog HDL实现I2C Master Controller 的设计，包括主程序设计和测试程序设计

2014-01-04 40 Active-HDL

一个介绍Verilog HDL的经典资料

一个介绍Verilog HDL的经典资料，觉得很有用，与大家共同享用。

2016-08-12 137 Active-HDL

《Verilog HDL程序设计教程》源代码

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2016-08-20 137 Active-HDL

ide 的HDL描述.有接口和时续.......

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2017-07-09 182 Active-HDL