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Active-HDL

Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...

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Active-HDL 热门资料

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Verilog HDL 自动售票机的实现

Verilog HDL 自动售票机的实现，适合感兴趣的学习者学习.

2022-04-27 9 Active-HDL

4位等精度频率计 Verilog HDL

四位等精度频率计，基于Verilog HDL的设计。

2024-12-24 1 Active-HDL

verilog HDL编写的数字钟程序

数字钟具有的一切功能均有，整点报时，闹钟，时间调整等等，软件仿真通过，硬件平台测试通过

2025-01-15 2 Active-HDL

Verilog HDL与数字ASIC设计基础

　本书从实用的角度介绍了硬件描述语言verilog hdl基础知识，并重点介绍了可以综合成为硬件电路的语法结构、语句与建模方法。以altera公司的产品为例，介绍了cpld／fpga器件的结构、配置方法、下载电路和quartus ⅱ等eda...

2025-05-05 3 Active-HDL

视频捕获（Verilog HDL语言编写）

视频图像的采集，行场译码，YUV到RGB格式转换，VGA显示

2026-01-02 3 Active-HDL

期刊论文：Active Contours and Mumford—Shah Segmentation Based on Level

·期刊论文：Active Contours and Mumford—Shah Segmentation Based on Level Sets

2024-08-01 9 Active-HDL

期刊论文：Robust active appearance models and their application to&nbs

·Robust active appearance models and their application to medical image analysis

2024-06-29 8 Active-HDL

基于Verilog HDL语言的FPGA源程序

本原码是基于Verilog HDL语言的FPGA原程序，主要用于测频率，特点主要是可以更快地测频。实时性更高。

2013-09-01 88 Active-HDL