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Active-HDL

Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...

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Active-HDL 热门资料

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2013-12-04 48 Active-HDL

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AD(Active Directory)以不同的数据源显示数据的实现(包含源代码) Active Directory 是一种企业级目录服务，该服务可伸缩、使用 Internet 标准技术从基础建立，并完全在操作系统级别上集成。Activ...

2014-05-23 149 Active-HDL

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2015-10-06 57 Active-HDL

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2013-11-29 196 Active-HDL

Guide to HDL Coding Styles for Synthesis

这篇文章讨论了不同HDL代码的编写方式，对综合结果的影响。阅读本文对深入了解综合工具和提高HDL的编写水平有不少帮助，原文时针对Synopsys的综合软件论述的，但对所有综合软件，都有普遍的借鉴意义  

2014-12-23 159 Active-HDL

Verilog HDL的基本语法

硬件描述语言，对数字电路设计的初学者有帮助

2013-11-21 182 Active-HDL

设计与验证verilog hdl

人民邮电出版社一书的配套光盘,包含书上所有原代码,特别是状态机部分,值得学习

2013-05-30 38 Active-HDL

Verilog HDL入门的教材

本书是介绍Verilog HDL入门的教材，希望对各位朋友有用

2014-01-07 200 Active-HDL