Active-HDL
Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...
资源总数
809
Active-HDL 热门资料
查看全部 809 份 →Design Testbenches in Verilog HDL language.
Design Testbenches in Verilog HDL language.
2017-05-04
69
Verilog HDL练习题.pdf
资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VERILOG快速入门->Verilog HDL练习题.pdf
2023-05-31
2
Verilog HDL实验指导
本设计主要是研究了基于FPGA设计和开发的Verilog HDL的实验内容，包括了基础实验和综合实验。基础实验包含流水灯、数码管动态显示、表决器、四路抢答器、同步复位和异步复位、十六位键盘按键扫描、RS-232协议收发数据七个实验，综合实验...
2023-02-14
5
Verilog HDL 入门教程
本文主要介绍了Verilog HDL 语言的一些基本知识，目的是使初学者能够迅速掌握HDL 设计方法，初步了解并掌握Verilog HDL语言的基本要素，能够读懂简单的设计代码并能 够进行一些简单设计的Verilog HDL建模。
2023-04-19
3