Active HDL
共 1,809 篇文章
Active HDL 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 1809 篇文章，持续更新中。
基于FPGA的32位除法器设计
Verilog HDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的除法，很大程度上限制了它的使用领域。并且多数综合工具对于除运算指令不能综合出令人满意的结果，有些甚至不能给予综合。对于这种情况，一般使用相应的算法来实现除法，分为两类，基于减法操作和基于乘法操作的算法。[1]
sram的verilog HDL代码
sram的verilog的代码 欢迎下载
verilog Hdl
verilog hdl 教程，包括模块，实例等。入门级教材。
Verilog_HDL数字设计与综合
verilog基础教材
Indentify 1.1.60
Synplicity公司最新推出的一种验证工具，可以在FPGA工作时查看实际的节点信号，甚至可以像调试单片机一样，在HDL代码中设断点
Topweaver 1.1
提供了很好的频率合成方法一个很好用的ＨＤＬ设计工具，能够自动将子模块聚合成一个顶层文件，DLL/PLL资源为我们提供了很好的频率合成方法。但是一些时候人们依然通过编写HDL代码来实现时钟的分频，以实现特殊的分频系数，可调节的占空比和其它DLL/PLL不容易实现的功能。
SDRAM控制器中引文对照
SDR SDRAM控制器提供了一个符合工业标准的SDR SDRAM的简单接口，该控制器可以使用Verilog HDL 或者VHDL语言来实现，同时针对Altera的APEX构架进行了优化
通用存储器VHDL.zip
资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->通用存储器VHDL.zip
verilog HDL编写的数字钟程序
数字钟具有的一切功能均有，整点报时，闹钟，时间调整等等，软件仿真通过，硬件平台测试通过
HDL.rar
资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->HDL.rar
FPGA_VHDL快速工程实践入门与提高.rar
资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->FPGA_VHDL快速工程实践入门与提高.rar
VerilogHDL数字设计与综合
Verilog+HDL数字设计与综合（第二版）
VHDL数字系统设计与高层次综合.dat
资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL数字系统设计与高层次综合.dat
开关电源拓扑结构
been active in the development of leading-edge
control circuits
4位等精度频率计 Verilog HDL
四位等精度频率计，基于Verilog HDL的设计。
Verilog HDL设计的要点.doc
资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->Verilog HDL设计的要点.doc
VHDL语言及其应用 156页.pdf
资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL语言及其应用 156页.pdf
VHDL中Loop动态条件的可综合转化.pdf
资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL中Loop动态条件的可综合转化.pdf
VHDL程序实例集 167页 3.1M.PDF
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数字电路的VHDL设计.pdf
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