目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2013-11-20
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针对目前广泛对高精度频率源的需求，利用FPGA设计一种恒温晶振频率校准系统。系统以GPS接收机提供的秒脉冲信号为基准源，通过结合高精度恒温晶振短期稳定度高与GPS长期稳定特性好、跟踪保持特性强的优点，设计数字锁相环调控恒温晶振的频率。详细阐述系统的设计原理及方法，测试结果表明，恒温晶振的频率可快速被校准到10 MHz，频率偏差小于0.01 Hz，具有良好的长期稳定性，适合在多领域中作为时间频率的标准。
上传时间： 2014-08-19
上传用户：star_in_rain
有限状态机FSM思想广泛应用于硬件控制电路设计，也是软件上常用的一种处理方法(软件上称为FMM--有限消息机)。它把复杂的控制逻辑分解成有限个稳定状态，在每个状态上判断事件，变连续处理为离散数字处理，符合计算机的工作特点。同时，因为有限状态机具有有限个状态，所以可以在实际的工程上实现。但这并不意味着其只能进行有限次的处理，相反，有限状态机是闭环系统，有限无穷，可以用有限的状态，处理无穷的事务。
上传时间： 2013-12-26
上传用户：cmc_68289287
锁相回路可视为一个输出相位和输入相位的回授系统用以同步输入参考讯号和回授后输出信号。并让其操作同样的频率。如(图一)所示，简单锁相回路[3,4]是由三个电路构成，分别为相位侦测器（Phase Detector）、回路滤波器（Loop Filter）、压控荡器（VCO）
上传时间： 2015-08-16
上传用户：franktu
锁相与频率合成技术，庄卉等编著。讲述模拟和数字锁相环及频率合成器的理论、组成、测试和设计。
上传时间： 2015-09-04
上传用户：气温达上千万的
环路滤波器的设计，基于FPGA的锁相环应用。
标签： 环路滤波器
上传时间： 2013-12-05
上传用户：wendy15
单片机控制adf4360锁相源原代码，非常好用，主要用于射频方面的设计开发
上传时间： 2016-12-22
上传用户：exxxds
频率合成器环路滤波器的设计，介绍由集成锁相芯片PE3236 和集成锁相芯片ADF4107 组成的单环锁相环常用的环路滤波器。
上传时间： 2017-01-03
上传用户：WMC_geophy
对锁相环路的仿真，二阶环的仿真与分析都可以通过这个文件来到完成
上传时间： 2017-01-15
上传用户：小宝爱考拉
ADI公司出品，很好的锁相环设计仿真小软件
上传时间： 2017-03-06
上传用户：jizhji
