程佩青 数字信号处理 第四版 课后答案 低通滤波单元滤除信号的部分高频成分，防止模数转换时失去原信号的基本特征。模数转换单元每隔一段时间测量一次模拟信号，并将测量结果用二进制数表示。 数字信号处理单元实际上是一个计算机，它按照指令对二进制的数字信号进行计算。例如，将声波信号与一个高频正弦波信号相乘，可实现幅度调制。实际上，数字信号往往还要变回模拟信号，才能发挥它的作用。例如，无线电是电磁波通过天线向外发射的，这时的电磁波只能是模拟信号。
标签： 数字信号处理
上传时间： 2018-07-28
上传用户：linda0307
步骤一 按快捷键Ctrl+N新建A4大小空白横向文档，并填充颜色为浅绿色。 步骤二 选择工具箱中的“贝塞尔工具”绘制荷叶，使用“形状工具”进行节点调整。填充轮廓色和填充色。 步骤三 在工具箱中选择“网状填充工具”设置网格中的行列数为3*3，鼠标框选中间4个节点，统一填充颜色为（R：0，G:153，B：51）。 步骤四 选择“贝塞尔工具”绘制荷叶叶脉，由于所画线条是不连接的单一曲线，所以绘制时可以借助键盘上的“空格”键来进行切换。 步骤五 接着利用“贝塞尔工具”依照前面的方法绘制出不同形态的叶子并Ctrl+G群组。 步骤六 用“贝塞尔工具”绘制荷叶茎部，按F12键调整曲线宽度为3，自定义颜色值为（C：70，M:0，Y：100，K：0），然后执行“对象”→“将轮廓转换为对象”命令，再次按F12键添加宽度为细线的（C：78，M:19，Y：76，K：0）的颜色值，调整顺序到后层。 步骤七 选择一片群组合过的叶子，进行位图模糊处理，放在画面后面，达到近实远虚的视觉效果。 步骤八 选择“贝塞尔工具”绘制花瓣，借助网状填充工具填充粉色到洋红色，按Ctrl键绘制一个正圆，按F12把圆加粗，然后执行“对象”→“将轮廓转换为对象”命令（Ctrl+Shift+Q）。 步骤九 绘制各种形态的荷花造型，并群组图形。
上传时间： 2018-08-03
上传用户：cjmktt
百度网盘RAR 网盘，又称网络U盘、网络硬盘，是由互联网公司推出的在线存储服务。服务器机房为用户划分一定的磁盘空间，为用户免费或收费提供文件的存储、访问、备份、共享等文件管理等功能，并且拥有高级的世界各地的容灾备份。用户可以把网盘看成一个放在网络上的硬盘或U盘，不管你是在家中、单位或其它任何地方，只要你连接到因特网，你就可以管理、编辑网盘里的文件。不需要随身携带，更不怕丢失。
上传时间： 2020-12-18
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《超声手册》是一部由南京大学出版社出版的书籍，作者是冯若。本书共分九章，全面系统地介绍了超声物理基础，超声工程材料，超声换能器，超声检测等等。 本书内容全面，条理清晰，既包括了超声发展的所有主要内容，反映了国际上的最新进展，又注意报道了我国科学工作者的研究成果，是一册极为实用的专业技术手册。
标签： 手册
上传时间： 2021-07-25
上传用户：mara89
FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);
上传时间： 2021-12-18
上传用户：yiyewumian
Xilinx FPGA Virtex-7 全系列（AD集成封装库），IntLib后缀文件，PCB封装带3D视图，拆分后文件为PcbLib+SchLib格式，Altium Designer原理图库+PCB封装库，集成封装型号列表：Library Component Count : 157Name Description----------------------------------------------------------------------------------------------------XC7V2000T-1FHG1761C Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Commerical Grade, Pb-FreeXC7V2000T-1FHG1761I Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-1FLG1925C Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V2000T-1FLG1925I Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V2000T-2FHG1761C Virtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2, Commerical Grade, Pb-FreeXC7V2000T-2FLG1925C Virtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7V2000T-2GFHG1761EVirtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2GFLG1925EVirtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2G, Extended Grade, Pb-FreeXC7V2000T-2LFHG1761EVirtex-7 FPGA, 1200 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 2L, Extended Grade, Pb-FreeXC7V2000T-2LFLG1925EVirtex-7 FPGA, 1200 User I/Os, 16 GTX, 1924-Ball BGA, Speed Grade 2L, Extended Grade, Pb-FreeXC7V585T-1FFG1157C Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1157I Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-1FFG1761C Virtex-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Commercial Grade, Pb-FreeXC7V585T-1FFG1761I Virtex-7 FPGA, 850 User I/Os, 36 GTX, 1760-Ball BGA, Speed Grade 1, Industrial Grade, Pb-FreeXC7V585T-2FFG1157C Virtex-7 FPGA, 850 User I/Os, 20 GTX, 1156-Ball BGA, Speed Grade 2, Commercial Grade, Pb-FreeXC7V
上传时间： 2021-12-22
上传用户：aben
华大HC32L136额温枪方案，包含AD设计的原理图+PCB+BOM+软件程序及调试注意说明，采用模拟热电堆传感器。拿到即可以量产，详细的电路调试说明及参数调整，2层板设计，大小为77x28mm, 双面布局布线，AD设计的工程文件，包括完整的原理图和PCB文件，可以做为你的设计参考。
上传时间： 2022-01-11
上传用户：kjl
电子书-MATLAB原理与工程应用 536页
标签： matlab
上传时间： 2022-03-22
上传用户：zhaiyawei
基于Xilinx ISE的的模块化设计示例下面是本人初学时关于模块化设计写的一篇博文，实例也都是自己写的，希望给大家一个参考，代码可能还不够规范，比如说每一个寄存器的连线并不是都很明确的在代码中体现出来，但是整体的设计思想还是可以借鉴的。模块化设计应用1输入八路十六位数据分别为a1，b1，a2，b2，a3，b3，A4，b4，将其中的a1、b1，a2、b2，a3、b3，A4、b4，分别相乘，然后将乘积相加，相加结果即为该设计的输出。以下是模块化设计工程的资源管理窗口中顶层模块和子模块的层次关系：
上传时间： 2022-04-30
上传用户：kent
单片机C语言应用设计 程序实例 软件源码 100例
上传时间： 2022-05-04
上传用户：yiyewumian
