51+IP核

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500

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Verilog 编写的IP核，512K的16位SRAM

2016-09-17 120 51+IP核

从基础到实现，循序渐进讲解FFT变换IP核的开发过程。涵盖VHDL代码结构、关键模块设计与算法优化，适合深入理解数字信号处理硬件实现。

2026-01-29 1 51+IP核

can控制器IP核，verilog语言描述实现。含测试例

2013-12-26 144 51+IP核

实现fft的ip核，用vhdl语言实现。

2014-01-03 144 51+IP核

串行通讯ip核，经过仿真验证，综合，可以参考使用

2016-12-22 66 51+IP核

可以用来学习8051IP核设计，掌握8051的开发，以及SOC的设计

2023-06-19 6 51+IP核

该文档介绍了altera-fifo-IP核使用-verilog代码，不错的文档

2023-01-03 1 51+IP核

can控制器IP核，可以直接在Nios Ⅱ中使用，verilog代码，

2023-02-24 5 51+IP核

ALTERA的spi的ip核，里面有详细的过程欢迎下载

2023-04-14 9 51+IP核

IP核生成器生成ip后有两个文件对我们比较有用，假设生成了一个asyn_fifo的核，则asyn_fifo.veo给出了例化该核方式（或者在Edit－>Language Template-&gt

2024-03-30 7 51+IP核