软件开发环境：ISE 7.1i 硬件开发环境：红色飓风II代－Xilinx版 1. 本实例用于控制开发板上面的SDRAM完成读写功能； 先向SDRAM里面写数据，然后再将数据读出来做比较，如果不匹配就通过LED变亮显示出来，如果一致，LED就不亮。 2. part1目录是使用Modelsim仿真的工程； 3. part2目录是在开发版上面验证的工程； 2.1. part1_32目录是4m32SDRAM的仿真工程； 2.2. part1_16目录是4m16SDRAM的仿真工程； \model文件夹里面是仿真模型； \rtl文件夹里面是源文件； \sim文件夹里面是仿真工程； \test_bench文件夹里面是测试文件； \wave文件夹里面是仿真波形。 3.1. 工程在\project文件夹里面; 3.2. 源文件和管脚分配在\rtl文件夹里面; 3.3. 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。
上传时间： 2013-04-24
上传用户：ZJX5201314
运用Verilog语言来实现在FPGA的中值滤波
上传时间： 2013-08-04
上传用户：yd19890720
16位带有并行预置功能的右移移位寄存器，CLK1是时钟信号， LOAD是并行数据使能信号，QB是串行输出端口
上传时间： 2013-04-24
上传用户：diamondsGQ
verilog大量源程序，希望对大家有所帮助。。。。。。
上传时间： 2013-06-03
上传用户：ztj182002
基于FPGA对sdram控制器的设计VERILOG语言
上传时间： 2013-06-15
上传用户：lguotao
异步FIFO是一种先进先出的电路，使用在需要产时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本设计介绍解决这一问题的一种方法。本设计采用VHDL语言的形式，在QuartusII的开发平台下完成，继而下载到FPGA中实现。
上传时间： 2013-07-30
上传用户：muyehuli
基于VHDL波形信号发生器,含有quartus工程文件。可以直接运行。
上传时间： 2013-04-24
上传用户：jeffery
基于Verilog hdl语言的SRAM读写控制
上传时间： 2013-06-07
上传用户：hoperingcong
vhdl实现数字时钟功能，整点报时，闹钟等功能
标签： 数字时钟
上传时间： 2013-04-24
上传用户：zhang469965156
stm32f103c8t6原理图，封装，PCB
上传时间： 2013-04-24
上传用户：华华123
