2,1,9
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维特比译码器重要原理
详细记录了vitrbi译码器的工作各部分原理。卷积码为（2,1,9） 采用串并结合的方式。回溯深度为63
基于FPGA的卷积码设计
（2,1,9）卷积码译码器设计，采用硬判决维特比算法。
（2，1，9）软判决Viterbi译码器的设计与FPGA实现
卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。 本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上
（2，1，9）软判决Viterbi译码器的设计与FPGA实现.rar
卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。 本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上
基于FPGA的Viterbi译码器设计与实现.rar
卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法，该算法译码性能好、速度快，并且硬件实现结构比较简单，是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展，使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同，因此设计可重配置的Viterbi译码器，使其能够满足多种通信系统的应用需求，具有很重要的现
viterbi 硬判决译码
viterbi 硬判决译码，基本实现了（2，1，9）卷积码的硬判决译码，用modelsim RTL仿真通过
（2
（2，1，9）VB译码器Verilog代码
(2,1,9)卷积码的一个查找表,用与(2,1,9)卷积码的编码,可以根据寄存器的状态来判别输出数.
(2,1,9)卷积码的一个查找表,用与(2,1,9)卷积码的编码,可以根据寄存器的状态来判别输出数.
卷积码译码算法改进 实现Conv.(2,1,9)的编码、软判决滑动窗维特比译码
卷积码译码算法改进
实现Conv.(2,1,9)的编码、软判决滑动窗维特比译码，其生成多项式为G0=561(八进制),G1=753(八进制)，调制方式为BPSK，信道为AWGN，比较不同的译码深度对译码器性能的影响
(2,1,9)卷积编解码器
(2,1,9)卷积编解码器，译码部分采用Vitebi译码算法，设计使用Verilog HDL语言，在Modelsim平台下仿真通过
（2，1，9）软判决Viterbi译码器的设计与FPGA实现
卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。 本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上
基于FPGA的Viterbi译码器设计与实现.rar
卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法，该算法译码性能好、速度快，并且硬件实现结构比较简单，是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展，使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同，因此设计可重配置的Viterbi译码器，使其能够满足多种通信系统的应用需求，具有很重要的现