产生编码解码时使用的clk_1以及频率为它31倍的clk_31信号。 //产生M序列的发送信号indata(随机),并且将接收到的解码信号（decode）进行比较。 //发送的头10个信号为1
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10.71技术资料
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Xilinx软核microblaze源码(VHDL)版本7.10
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