轻松入门开发ARM程序（为初学者写的入门手册）.rar
上传时间： 2013-04-24
上传用户：cainaifa
·基于OpenCV的相机标定（程序已经通过验证）
上传时间： 2013-07-05
上传用户：qq21508895
基于FPGA的乐曲发生器电路设计 附含源代码（quartersii环境下运行）
标签： quartersii FPGA 发生器 电路设计
上传时间： 2013-08-07
上传用户：pwcsoft
这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分）。
上传时间： 2013-09-03
上传用户：zhyfjj
在数字设备的设计中，功耗、速度和封装是我们主要考虑的3个问题，每位设计者都希望功耗最低、速度最快并且封装最小最便宜，但是实际上，这是不可能的。我们经常是从各种型号规格的逻辑芯片中选择我们需要的，可是这些并不是适合各种场合的各种需要。当一种明显优于原来产品的新的技术产生的时候，用户还是会提出各方面设计的不同需求，因此所有的逻辑系列产品实际上都是功耗、速度与封装的一种折中产品，当然所有的厂家都在努力的使自己的产品最好。下面可以看一个叫做金属弹性继电器的比较老的数字技术的发展过程，就可以看到这些不同的要求的折中是如何实现的，金属弹性继电器是在逻辑设备中电子管产生之前的最好的（也是最后的）一代产品。
上传时间： 2013-12-26
上传用户：大灰狼123456
很好的资料，pcb设计人员必须要看的。
标签： PCB
上传时间： 2013-11-20
上传用户：emhx1990
protel99se常用封装库元件&分立元件库（三份资料汇总）
上传时间： 2013-11-03
上传用户：zzzzzz
书上永远学不到的接插件知识（附电路图详解）
上传时间： 2014-01-22
上传用户：大灰狼123456
给初学单片机的40个实验（含电路图和源程序） 1． 闪烁灯 1． 实验任务 如图4.1.1所示：在P1.0端口上接一个发光二极管L1，使L1在不停地一亮一灭，一亮一灭的时间间隔为0.2秒。 2． 电路原理图 ． 模拟开关灯 1． 实验任务 如图4.2.1所示，监视开关K1（接在P3.0端口上），用发光二极管L1（接在单片机P1.0端口上）显示开关状态，如果开关合上，L1亮，开关打开，L1熄灭。 2． 电路原理图 5． 广告灯（利用取表方式） 1． 实验任务 利用取表的方法，使端口P1做单一灯的变化：左移2次，右移2次，闪烁2次（延时的时间0.2秒）。 2． 电路原理图
上传时间： 2013-11-29
上传用户：frank1234
Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2013-11-23
上传用户：青春给了作业95
