数据采集系统是信号与信息处理系统中不可缺少的重要组成部分，同时也是软件无线电系统中的核心模块，在现代雷达系统以及无线基站系统中的应用越来越广泛。为了能够满足目前对软件无线电接收机自适应性及灵活性的要求，并充分体现在高性能FPGA平台上设计SOC系统的思路，本文提出了由高速高精度A/D转换芯片、高性能FPGA、PCI总线接口、DB25并行接口组成的高速数据采集系统设计方案及实现方法。其中FPGA作为本系统的控制核心和传输桥梁，发挥了极其重要的作用。通过FPGA不仅完成了系统中全部数字电路部分的设计，并且使系统具有了较高的可适应性、可扩展性和可调试性。 在时序数字逻辑设计上，充分利用FPGA中丰富的时序资源，如锁相环PLL、触发器，缓冲器FIFO、计数器等，能够方便的完成对系统输入输出时钟的精确控制以及根据系统需要对各处时序延时进行修正。 在存储器设计上，采用FPGA片内存储器。可根据系统需要随时进行设置，并且能够方便的完成数据格式的合并、拆分以及数据传输率的调整。 在传输接口设计上，采用并行接口和PCI总线接口的两种数据传输模式。通过FPGA中的宏功能模块和IP资源实现了对这两种接口的逻辑控制，可使系统方便的在两种传输模式下进行切换。 在系统工作过程控制上，通过VB程序编写了应用于PC端的上层控制软件。并通过并行接口实现了PC和FPGA之间的交互，从而能够方便的在PC机上完成对系统工作过程的控制和工作模式的选择。 在系统调试方面，充分利用QuartuslI软件中自带的嵌入式逻辑分析仪SignalTaplI，实时准确的验证了在系统整个传输过程中数据的正确性和时序性，并极大的降低了用常规仪器观测FPGA中众多待测引脚的难度。 本文第四章针对FPGA中各功能模块的逻辑设计进行了详细分析，并对每个模块都给出了精确的仿真结果。同时，文中还在其它章节详细介绍了系统的硬件电路设计、并行接口设计、PCI接口设计、PC端控制软件设计以及用于调试过程中的SignalTapⅡ嵌入式逻辑分析仪的使用方法，并且也对系统的仿真结果和测试结果给出了分析及讨论。最后还附上了系统的PCB版图、FPGA逻辑设计图、实物图及注释详细的相关源程序清单。
上传时间： 2013-07-09
上传用户：sdfsdfs
简述了SPI总线协议工作时序和配置要求，通过一个成功的实例详细介绍了使用SPI 总线实现DSP与MCU之间的高速通信方法，并参考实例给出了SPI接口的硬件连接、初始化、 以及传输测试程序的编写方法。 关键词：SPI接口；McBSP；总线；高速通信
上传时间： 2013-04-24
上传用户：jhksyghr
高速数字设计中的圣经，也叫黑魔书。 这本书是专门为电路设计工程师写的它主要描述了模拟电路原理在高速数字电路设计中的分析应用。它告诉了大家在高速数字电路设计中遇到这些问题应该怎么去解决。他详细分析了这些问题产生的原因和过程。
标签： 高速数字
上传时间： 2013-04-24
上传用户：lht618
本文针对高速PCB板信号接地设计中存在接地噪声及电磁辐射等问题,提出了高速PCB接地模型,并从PCB设计中布线策略的分析和去耦电容的使用等几个方面讨论了解决高速PCB板的接地噪声和电磁辐射问题的方法。
上传时间： 2013-04-24
上传用户：jingfeng0192
自适应滤波器的硬件实现一直是自适应信号处理领域研究的热点。随着电子技术的发展，数字系统功能越来越强大，对器件的响应速度也提出更高的要求。 本文针对用通用DSP 芯片实现的自适应滤波器处理速度低和用HDL语言编写底层代码用FPGA实现的自适应滤波器开发效率低的缺点，提出了一种基于DSP Builder系统建模的设计方法。以随机2FSK信号作为研究对象，首先在matlab上编写了LMS去噪自适应滤波器的点M文件，改变自适应参数，进行了一系列的仿真，对算法迭代步长、滤波器的阶数与收敛速度和滤波精度进行了研究，得出了最佳自适应参数，即迭代步长μ=0.0057，滤波器阶数m=8，为硬件实现提供了参考。 然后，利用最新DSP Builder工具建立了基于LMS算法的8阶2FSK信号去噪自适应滤波器的模型，结合多种EDA工具，在EPFlOKl00EQC208-1器件上设计出了最高数据处理速度为36.63MHz的8阶LMS自适应滤波器，其速度是文献[3]通过编写底层VHDL代码设计的8阶自适应滤波器数据处理速度7倍多，是文献[50]采用DSP通用处理器TMS320C54X设计的8阶自适应滤波器处理速度25倍多，开发效率和器件性能都得到了大大地提高，这种全新的设计理念与设计方法是EDA技术的前沿与发展方向。 最后，采用异步FIFO技术，设计了高速采样自适应滤波系统，完成了对双通道AD器件AD9238与自适应滤波器的高速匹配控制，在QuartusⅡ上进行了仿真，给出了系统硬件实现的原理框图，并将采样滤波控制器与异步FIF0集成到同一芯片上，既能有效降低高频可能引起的干扰又降低了系统的成本。
上传时间： 2013-06-01
上传用户：ynwbosss
甚短距离传输(VSR)是一种用于短距离(约300 m～600m)内进行数据传输的光传输技术.它主要应用于网络中的交换机、核心路由器(CR)、光交叉连接设备(OXC)、分插复用器(ADM)和波分复用(WDM)终端等不同层次设备之间的互连,具有构建方便、性能稳定和成本低等优点,是光通信技术发展的一个全新领域,逐渐成为国际通用的标准技术,成为全光网的一个重要组成部分. 本文深入研究了VSR并行光传输系统,完成了VSR技术的核心部分--转换器子系统的设计与实现,使用现场可编程阵列FPGA(Field Programmable GateArray)来完成转换器电路的设计和功能实现.深入研究现有VSR4-1.0和VSR4-3.0两种并行传输标准,在其技术原理的基础上,提出新的VSR并行方案,提高了多模光纤带的信道利用率,充分利用系统总吞吐量大的优势,为将来向更高速率升级提供了依据.根据万兆以太网的技术特点和传输要求,提出并设计了用VSR技术实现局域和广域万兆以太网在较短距离上的高速互连的系统方案,成功地将VSR技术移植到万兆以太网上,实现低成本、构建方便和性能稳定的高速短距离传输. 本文所有的设计均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上实现,采用Altera的Quartus Ⅱ开发工具和 Verilog HDL硬件描述语言完成了VSR4-1.0转换器集成电路和万兆以太网的SERDES的设计和仿真,并给出了各模块的电路结构和仿真结果.仿真的结果表明,所有的设计均能正确的实现各自的功能,完全能够满足10Gb/s高速并行传输系统的要求.
上传时间： 2013-07-14
上传用户：han0097
本文将电路接口技术与硬件可编程技术相结合，提出了用可编程芯片来控制IDE硬盘进行高速数据记录，能够满足机载数据记录设备重量轻、容量大、速度快的要求。 论文对硬盘ATA接口标准进行了研究，对VHDL语言、现场可编程门阵列器件(FPGA)实现硬件电路的原理和方法进行了深入分析，在此基础上完成了基于FPGA的数据记录控制器的设计。文中选择了具有低功耗、低成本、高性能的FPGA芯片(型号为CycloneEP1C3T144C8)，将各功能模块级联成系统在该芯片上完成了控制器系统级的设计与仿真验证，验证结果表明了用FPGA实现高速数据记录控制器的可行性。所设计的VHDL代码经QuartusⅡ综合、布局布线、管脚分配后，在FPGA内部可以达到104.46Mhz的电路工作速度，FPGA与硬盘之间采用ATA接口的UltraDMA模式2传输方式，可以达到33.3MByte/s的突发数据传输率。文中对所用到的FPGA设计技术给予了详细说明，对各功能模块的设计给予了详细阐述，对关键设计给出了VHDL源代码，还讨论了FPGA设计中时序约束的作用，给出了本文所做时序约束的方法。 本文中所论述的工作对以后机载数据记录系统的设计具有重要的铺垫作用。文中在总结所做工作的同时，还对下一步工作提出了有益的建议。
上传时间： 2013-08-05
上传用户：hanli8870
频率特性测试仪(简称扫频仪)是一种测试电路频率特性的仪器，它广泛应用于无线电、电视、雷达及通信等领域，为分析和改善电路的性能提供了便利的手段。而传统的扫频仪由多个模块构成，电路复杂，体积庞大，而且在高频测量中，大量的分立元件易受温度变化和电磁干扰的影响。为此，本文提出了集成化设计的方法，针对可编程逻辑器件的特点，对硬件实现方法进行了探索。 本文对三大关键技术进行了深入研究： 第一，由扫频信号发生器的设计出发，对直接数字频率合成技术(DDS)进行了系统的理论研究，并改进了ROM压缩方法，在提高压缩比的同时，改进了DDS系统的杂散度，并且利用该方法实现了幅度和相位可调制的DDS系统-扫频信号发生器。 第二，为了提高系统时钟的工作频率，对流水线算法进行了深入的研究，并针对累加器的特点，进行了一系列的改进，使系统能在100MHz的频率下正常工作。 第三，从系统频率特性测试的理论出发，研究如何在FPGA中提高多位数学运算的速度，从而提出了一种实现多位BCD码除法运算的方法—高速串行BCD码除法；随后，又将流水线技术应用于该算法，对该方法进行改进，完成了基于流水线技术的BCD码除法运算的设计，并用此方法实现了频率特性的测试。 在研究以上理论方法的基础上，以大规模可编程逻辑器件EP1K100QC208和微处理器89C52为实现载体，提出了基于单片机和FPGA体系结构的集成化设计方案；以VerilogHDL为设计语言，实现了频率特性测试仪主要部分的设计。该频率特性测试仪完成扫频信号的输出和频率特性的测试两大主要任务，而扫频信号源和频率特性测试这两大主要模块可集成在一片可编程逻辑器件中，充分体现了可编程逻辑器件的优势。 本文首先对相关的概念理论进行了介绍，包括DDS原理、流水线技术等，进而提出了系统的总体设计方案，包括设计工具、语言和实现载体的选择，而后，简要介绍了微处理器电路和外围电路，最后，较为详细地阐述了两个主要模块的设计，并给出了实现方式。
上传时间： 2013-06-08
上传用户：xiangwuy
随着雷达、图像、通信等领域对信号高速处理的要求，研究人员正寻求高速的数字信号处理算法，以满足这种高速地处理数据的需要。常用的高速实时数字信号处理的器件有ASIC、可编程的数字信号处理芯片、FPGA，等等。 本文研究了时域FPGA上实现高速高阶FIR数字滤波器结构，并实现了高压缩比的LFM脉冲信号的匹配滤波。文章根据FIR数字滤波器理论，分析比较实现了FIR滤波器的方法；使用并行分布式算法，在Xilinx的VirtexⅡFPGA系列芯片上设计了高速高阶FIR滤波器。并详细进行了分析；设计出了一个256阶的线性调频脉冲压缩信号的匹配滤波器设计实例，并用ModelSim软件进行了仿真。
上传时间： 2013-07-18
上传用户：yt1993410
随着国际互联网络的迅猛发展，网络应用的不断丰富，Intenret已经从最初以学术交流为目的而演变为商业行为，网络安全性需求日益增加，高速网络安全保密成为关注的焦点，在安全得到保障的情况下，为了满足网速无限制的追求，高速网络硬件加密设备也必将成为需求热点。另一方面，IPSec协议被广泛的应用于防火墙和安全网关中，但对IPSec协议的处理会大大增加网关的负载，成为千兆网实现的瓶颈。本文便是针对上述现状，研究基于高性能FPGA实现千兆IPSec协议的设计技术。 目前，国外IPSec协议实现已经芯片化，达到几千兆的速率，但是国内产品多以软件实现，速度难以提高。本文采用的基于FPGA的IPSec技术方案，采用硬件实现隧道模式下的IPSec协议，为IP分组及其上层协议数据提供机密性、数据完整性验证以及数据源验证等安全服务。在以VPN为实施方案的基础上，构建了以KDIPSec为设备原型以IPSec协议为出发点的千兆网络系统环境模型，从硬件体系结构到各个模块的划分以及各个模块实现的功能这几个方面描述了KDIPSec实现技术，最后描述了一些关键模块的FPGA设计和和仿真。所有处理模块均在Xilinx公司的FPGA芯片中实现，处理速率超过1Gb/s。
上传时间： 2013-07-03
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