电子发烧友网核心提示：Altera公司昨日宣布，在业界率先在28 nm FPGA器件上成功测试了复数高性能浮点数字信号处理（DSP）设计。独立技术分析公司Berkeley设计技术有限公司（BDTI）验证了能够在 Altera Stratix V和Arria V 28 nm FPGA开发套件上简单方便的高效实现Altera浮点DSP设计流程，同时验证了要求较高的浮点DSP应用的性能。本文是BDTI完整的FPGA浮点DSP分析报告。 Altera的浮点DSP设计流程经过规划，能够快速适应可参数赋值接口的设计更改，其工作环境包括来自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高级模块库，支持FPGA设计人员比传统HDL设计更迅速的实现并验证复数浮点算法。这一设计流程非常适合设计人员在应用中采用高性能 DSP，这些应用包括，雷达、无线基站、工业自动化、仪表和医疗图像等。
上传时间： 2014-12-28
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芯片综合的过程：芯片的规格说明，芯片设计的划分，预布局，RTL 逻辑单元的综合，各逻辑单元的集成，测试，布局规划，布局布线，最终验证等步骤。设计流程与思想概述：一个设计从市场需求到实际应用需要运用工程的概念和方法加以实现，这需要工程人员遵循一定的规则按一定的设计步骤进行操作。
标签： 逻辑
上传时间： 2013-11-24
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针对固定码长Turbo码适应性差的缺点，以LTE为应用背景，提出了一种帧长可配置的Turbo编译码器的FPGA实现方案。该设计可以依据具体的信道环境和速率要求调节信息帧长，平衡译码性能和系统时延。方案采用“自顶向下”的设计思想和“自底而上”的实现方法，对 Turbo编译码系统模块化设计后优化统一，经时序仿真验证后下载配置到Altera公司Stratix III系列的EP3SL150F1152C2N中。测试结果表明，系统运行稳健可靠，并具有良好的移植性；集成化一体设计，为LTE标准下Turbo码 ASIC的开发提供了参考。
上传时间： 2013-10-28
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随着SoC设计复杂度的提高，验证已成为集成电路设计过程中的瓶颈，而FPGA技术的快速发展以及良好的可编程特性使基于FPGA的原型验证越来越多地被用于SoC系统的设计过程。本文讨论了GPS基带的验证方案以及基于FPGA的设计实现，并对验证过程中的问题进行了分析，并提出相应的解决办法。
上传时间： 2013-10-22
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设计了一种基于FPGA纯硬件方式实现方向滤波的指纹图像增强算法。设计采用寄存器传输级（RTL）硬件描述语言（Verilog HDL），利用时分复用和流水线处理等技术，完成了方向滤波指纹图像增强算法在FPGA上的实现。整个系统通过了Modelsim的仿真验证并在Terasic公司的DE2平台上完成了硬件测试。设计共消耗了3716个逻辑单元，最高处理速度可达92.93MHz。以50MHz频率工作时，可在0.5s以内完成一幅256×256指纹图像的增强处理。
上传时间： 2013-10-12
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wifi测试资料
上传时间： 2013-10-15
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通过分析流水线结构和单周期结构的片上网络路由器，提出了一种低延时片上网络路由器的设计，并在SMIC 0.13um Mixed-signal/RF 1.2V/3.3V工艺进行流片验证。芯片测试结果表明，该路由器可以在300 MHz时钟频率下工作，并且在相同负载下，与其他结构的路由器相比较，其能够在较低延时下完成数据包传送功能。
上传时间： 2014-12-28
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卫星导航接收机接收到的卫星信号十分微弱，同时面临着复杂电磁环境的干扰，因而抗干扰问题成为研究的热点。目前有很多种抗干扰技术及算法仅局限于理论研究和数字仿真，无法在实际干扰环境下测试抗干扰接收机的抗干扰性能。本文在研究波束形成天线抗干扰算法的基础上，基于微波暗室环境下建立抗干扰接收机的半物理仿真环境，实现卫星信号多天线输出、复杂干扰环境的模拟，对四波束、八波束天线抗干扰接收机进行了仿真测试，结果表明波束形成天线抗干扰接收机在输入干信比相同的情况下，波束数目越多抗干扰接收机性能越好。
上传时间： 2013-10-20
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随着数字信号处理技术的数据量越来越大，双DSP系统将会越来越多的受到青睐。针对基于ADI的BF531双DSP系统的主从通信，设计了基于SPORT口的从硬件到软件的一整套通信机制，并对通信机制进行了优化。通过大量的运行测试，验证了这一系统能够满足任务同步，可靠性和实时性的要求，为同类设计提供了有益的参考。
上传时间： 2013-11-13
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CDMA_GSM手机在线功能测试
上传时间： 2013-10-18
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