卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法，该算法译码性能好、速度快，并且硬件实现结构比较简单，是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展，使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同，因此设计可重配置的Viterbi译码器，使其能够满足多种通信系统的应用需求，具有很重要的现实意义。 本文设计了基于FPGA的高速Viterbi译码器。在对Viterbi译码算法深入研究的基础上，重点研究了Viterbi译码器核心组成模块的电路实现算法。本设计中分支度量计算模块采用只计算可能的分支度量值的方法，节省了资源；加比选模块使用全并行结构保证处理速度；幸存路径管理模块使用3指针偶算法的流水线结构，大大提高了译码速度。在Xilinx ISE8.2i环境下，用VHDL硬件描述语言编写程序，实现(2，1，7)卷积码的Viterbi译码器。在(2，1，7)卷积码译码器基础上，扩展了Viterbi译码器的通用性，使其能够对不同的卷积码译码。译码器根据不同的工作模式，可以对(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四种广泛运用的卷积码译码，并且可以修改译码深度等改变译码器性能的参数。 本文用Simulink搭建编译码系统的通信链路，生成测试Viterbi译码器所需的软判决输入。使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证，Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。在FPGA和DSP组成的硬件平台上进一步测试译码器，译码器运行稳定可靠。最后，使用Simulink产生的数据对本文设计的Viterbi译码器的译码性能进行了分析，仿真结果表明，在同等条件下，本文设计的Viterbi译码器与Simulink中的Viterbi译码器模块的译码性能相当。
上传时间： 2013-06-24
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自上个世纪九十年代以来，我国著名学者、现中国科学院院士、清华大学陈难先教授等人使用无穷级数的Mobius反演公式解决了一系列重要的应用物理中的逆问题，例如费米体系逆问题、信号处理等，开创了应用、推广数论中的Mobius变换解决物理学中各种逆问题的巧妙方法，其工作在1990年得到了世界著名的《NATURE》杂志的整版专评与高度评价。华侨大学苏武浔、张渭滨教授等则把Mobius变换的方法应用于几种常用波形（包括周期矩形脉冲，奇偶对称方波和三角波等）的傅立叶级数的逆变换运算，得到正、余弦函数及一般周期信号的各种常用波形的信号展开；并求得了与各种常用波形信号函数族相正交的函数族，以用于各展开系数的计算与信息的解调；而后把它们应用到通信系统中，提出了一种新的通信系统，即新型Chen-Mobius通信系统。 在新型通信系统中，把这种正交函数族应用于系统的相干调制解调中，取代传统通信系统中调制解调所采用的三角正交函数族。正是这种正交函数族使得通信系统的传输性能大大提高，保密性加强，而且正交函数族产生很方便。 本文从软件仿真和硬件实现两个方面对Chen-Mobius通信系统进行了验证。首先，利用MATLAB软件构建Chen-Mobius数字通信系统，通过计算机编程，对Chen-Mobius单路、四路和八路的数字通信系统进行仿真分析，对该系统在不同信噪比情况下的错误概率进行了计算，并绘出了信噪比-错误概率曲线；其次，在QuartusⅡ软件平台上，利用VHDL语言文本输入和原理图输入的方法构建Chen-Mobius数字通信系统，对该系统进行了仿真，包括设计综合、引脚分配、仿真验证、时序分析等；再次，在QuartusⅡ软件仿真的基础上，在Altera公司的Stratix GX芯片上，实现了硬件的编程和下载，从而完成了Chen-Mobius数字通信系统的FPGA实现；最后，从MATLAB软件仿真和硬件实现的结果出发，通过分析系统的性能，简单展望了Chen-Mobius数字通信系统的应用前景。 本文通过软件仿真得到了Chen-Mobius数字通信系统的信噪比-错误概率曲线，从理论上验证了该系统的强的抗干扰能力；利用FPGA完成了系统的硬件实现，从实际上验证了该系统的可实现性。从两方面都可以说明，Chen-Mobius通信系统虽然只是一个新的起点，但它却预示着光明的应用前景。
标签： ChenMobius MATLAB FPGA 数字通信系统
上传时间： 2013-05-19
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本文主要介绍了如何运用可编程逻辑器件(FPGA)实现电机的变频调速控制系统。 目前，电机控制芯片主要有两种选择。一种是专用集成芯片(ASIC)，一种是单片机(MCU)或数字信号处理器(DSP)。而FPGA的数字资源丰富、工作频率高、可在系统编程等特点使得开发灵活、开发周期相对短，可以取代前二种通用的方式。本文利用80C196KC和FPGA控制感应电机，简化了硬件和软件设计，并充分利用了FPGA的快速性，利用FPGA，除本身可以用来控制电机以外：可以制成通用的“IP核”应用到MCU(或DSP)，或是作为片内外设，这样就节约了片内资源；另外，它还是ASIC设计的验证的必经阶段，这是本文选题和工作的意义。本文设计的FPGA调速控制系统以及2个IP核，下载到芯片，通过验证。 本文第一章绪论介绍了可编程逻辑器件的发展、应用，以及EDA的发展历程，还介绍了ASIC等。针对FPGA的快速发展，论述了它在变频调速技术应用中的优势。 第二章介绍了交流电动机变频调速技术及其相关技术的发展和应用情况。着重介绍了电压空间矢量调制方式，以及矢量控制技术、技术发展。 第三章详细介绍了SVPWM调速系统整个系统的FPGA设计，给出了设计思路、具体方案、逻辑时序分析；最后给出了软件仿真结果和实验波形对照。文中还给出了SVPWM调速系统运用的FPGA设计结果，驱动电机，得到实验波形。论证了FPGA在调速系统应用中的可行性和意义。 第四章介绍了作者针对课题相关的一些内容所设计出的IP核，给出的实验结果等。 论文最后，对本课题所做的工作进行了简单的总结。
上传时间： 2013-04-24
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ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
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数字射频存储器(Digital Radio FreqlJencyr：Memory DRFM)具有对射频信号和微波信号的存储、处理及传输能力，已成为现代雷达系统的重要部件。现代雷达普遍采用了诸如脉冲压缩、相位编码等更为复杂的信号处理技术，DRFM由于具有处理这些相干波形的能力，被越来越广泛地应用于电子对抗领域作为射频频率源。目前，国内外对DRFM技术的研究还处于起步阶段，DRFM部件在采样率、采样精度及存储容量等方面，还不能满足现代雷达信号处理的要求。 本文介绍了DRFM的量化类型、基本组成及其工作原理，在现有的研究基础上提出了一种便于工程实现的设计方法，给出了基于现场可编程门阵列(Field Programmable Gate Array FPGA)实现的幅度量化DRFM设计方案。本方案的采样率为1 GHz、采样精度12位，具体实现是采用4个采样率为250 MHz的ADC并行交替等效时间采样以达到1 GHz的采样率。单通道内采用数字正交采样技术进行相干检波，用于保存信号复包络的所有信息。利用FPGA器件实现DRFM的控制器和多路采样数据缓冲器，采用硬件描述语言(Very High Speed}lardware Description Language VHDL)实现了DRFM电路的FPGA设计和功能仿真、时序分析。方案中采用了大量的低压差分信号(Low Voltage Differential Signaling LVDS)逻辑的芯片，从而大大降低了系统的功耗，提高了系统工作的可靠性。本文最后对采用的数字信号处理算法进行了仿真，仿真结果证明了设计方案的可行性。 本文提出的基于FPGA的多通道DRFM系统与基于专用FIFO存储器的DRFM相比，具有更高的性能指标和优越性。
上传时间： 2013-06-01
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6.0版的Quartus? II软件包括了由FPGA供应商提供的第一款时序分析工具TimeQuest时序分析仪，为业界标准Synopsys设计约束（SDC）时序格式提供自然、全面的支持。这一最新版本还包括扩展的团队设计功能，能够有效管理高密度设计团队之间的协作。这些改进迎合了当今高密度90nm的设计要求，同时为满足客户对更高密度FPGA的需求以及Altera发展下一代65nm产品系列打下了基础。
上传时间： 2013-05-21
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自上个世纪九十年代以来，我国著名学者、现中国科学院院士、清华大学陈难先教授等人使用无穷级数的Mobius反演公式解决了一系列重要的物理学中的逆问题，开创了应用、推广数论中的Mobius变换解决物理学中各种逆问题的巧妙方法，其工作在1990年当时就得到了世界著名的《NATURE》杂志的高度评价。 华侨大学苏武浔教授等则把Mobius变换的方法应用于几种常用波形(包括周期矩形脉冲，奇偶对称方波和三角波等)的傅立叶级数的逆变换运算，得到正、余弦函数及一般周期信号的各种常用波形的信号展开；并求得了与各种常用波形信号函数族相正交的函数族，以用于各展开系数的计算与信息的解调；而后把它们应用到通信系统中，提出了一种新的通信系统，即新型Chen-Mobius通信系统。 本文主要完成了两个方面的工作,Chen-Mobius多路通信系统的FPGA硬件设计实现和基于Chen-Mobius变换的语音加密双工通信系统的实现。首先，利用嵌入MATLAB\SIMULINK中的DSPBuilder软件对Chen-Mobius多路(四路和八路)通信系统进行仿真分析，对该系统在不同信噪比情况下的错误概率进行了计算，并绘出了信噪比-错误概率曲线；其次，利用DSPBuilder中的Signalcompiler将Chen-Mobius多路通信系统的主体模块(函数及积分器的产生等)转化成HDL硬件语言，后在QuartusⅡ软件平台上，结合利用VHDL编程的硬件程序模块(分频、延时、控制模块等)构架完整的Chen-Mobius通信系统，并对此系统设计综合、引脚分配、仿真验证、时序分析等；最后，在Altera公司的Stratix 芯片上，实现硬件的编程和下载，从而完成了Chen-Mobius多路通信系统的FPGA硬件实现。 另外，利用Chen-Mobius单路通信系统的调制、解调系统分别对语音信号进行加密与解密，在两块DE2的FPGA开发板上成功实现了基于Chen-Mobius变换的语音加密双工通信。完成本设计意义重大，它为今后Chen-Mobius通信系统应用于通信领域的各个方面，迈开坚实的一步。
标签： ChenMobius FPGA 通信系统 硬件实现
上传时间： 2013-07-24
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特点： 精确度0.1%满刻度 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT类比输出功能 输入与输出绝缘耐压2仟伏特/1分钟(input/output/power) 宽范围交直流兩用電源設計 尺寸小,穩定性高
上传时间： 2014-12-23
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开关在电路中起接通信号或断开信号的作用。最常见的可控开关是继电器，当给驱动继电器的驱动电路加高电平或低电平时，继电器就吸合或释放，其触点接通或断开电路。CMOS模拟开关是一种可控开关，它不象继电器那样可以用在大电流、高电压场合，只适于处理幅度不超过其工作电压、电流较小的模拟或数字信号。 一、常用CMOS模拟开关引脚功能和工作原理 1.四双向模拟开关CD4066 CD4066 的引脚功能如图1所示。每个封装内部有4个独立的模拟开关，每个模拟开关有输入、输出、控制三个端子，其中输入端和输出端可互换。当控制端加高电平时，开关导通；当控制端加低电平时开关截止。模拟开关导通时，导通电阻为几十欧姆；模拟开关截止时，呈现很高的阻抗，可以看成为开路。模拟开关可传输数字信号和模拟信号，可传输的模拟信号的上限频率为40MHz。各开关间的串扰很小，典型值为－50dB。
上传时间： 2013-10-27
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第二部分：DRAM 内存模块的设计技术..............................................................143第一章 SDR 和DDR 内存的比较..........................................................................143第二章 内存模块的叠层设计.............................................................................145第三章 内存模块的时序要求.............................................................................1493.1 无缓冲（Unbuffered）内存模块的时序分析.......................................1493.2 带寄存器（Registered）的内存模块时序分析...................................154第四章 内存模块信号设计.................................................................................1594.1 时钟信号的设计.......................................................................................1594.2 CS 及CKE 信号的设计..............................................................................1624.3 地址和控制线的设计...............................................................................1634.4 数据信号线的设计...................................................................................1664.5 电源，参考电压Vref 及去耦电容.........................................................169第五章 内存模块的功耗计算.............................................................................172第六章 实际设计案例分析.................................................................................178 目前比较流行的内存模块主要是这三种：SDR，DDR，RAMBUS。其中，RAMBUS内存采用阻抗受控制的串行连接技术,在这里我们将不做进一步探讨，本文所总结的内存设计技术就是针对SDRAM 而言(包括SDR 和DDR)。现在我们来简单地比较一下SDR 和DDR，它们都被称为同步动态内存，其核心技术是一样的。只是DDR 在某些功能上进行了改进，所以DDR 有时也被称为SDRAM II。DDR 的全称是Double Data Rate，也就是双倍的数据传输率，但是其时钟频率没有增加，只是在时钟的上升和下降沿都可以用来进行数据的读写操作。对于SDR 来说,市面上常见的模块主要有PC100/PC133/PC166,而相应的DDR内存则为DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
上传时间： 2014-01-13
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