集成方法

modelsim使用的简单的方法

modelsim使用的简单的方法

标签： modelsim

上传时间： 2014-01-10

上传用户：龙飞艇
Stratix V FPGA 28 nm创新技术超越摩尔定律

　　本白皮书介绍 Stratix V FPGA 是怎样帮助用户提高带宽同时保持其成本和功耗预算不变。在工艺方法基础上，Altera 利用 FPGA 创新技术超越了摩尔定律，满足更大的带宽要求，以及成本和功耗预算。Altera Stratix ® V FPGA 通过 28-Gbps 高功效收发器突破了带宽限制，支持用户使用嵌入式 HardCopy ®模块将更多的设计集成到单片FPGA中，部分重新配置功能还提高了灵活性。

标签： Stratix FPGA 28 创新技术

上传时间： 2013-10-30

上传用户：luke5347
QuartusII9.0破解器和破解方法

QuartusII9.0破解器和破解方法

标签： QuartusII 9.0 破解

上传时间： 2013-11-23

上传用户：狗日的日子
用veriloghdl进行fpga设计的一些基本方法

veriloghdl进行fpga设计的一些基本方法，对初学者很有帮助

标签： veriloghdl fpga

上传时间： 2013-11-17

上传用户：muhongqing
基于FPGA的传统DDS方法优化设计

基于FPGA的传统DDS方法优化设计

标签： FPGA DDS 优化设计

上传时间： 2014-12-28

上传用户：lmeeworm
基于FPGA的小数分频实现方法

基于FPGA的小数分频实现方法

标签： FPGA 小数分频实现方法

上传时间： 2013-10-11

上传用户：jiangxiansheng
基于FPGA的全新数字化PCM中频解调器设计

为了对中频PCM信号进行直接解调，提出一种全新的数字化PCM中频解调器的设计方法。在实现过程中，采用大规模的FPGA芯片对位帧同步器进行了融合，便于设备的集成化和小型化。这种新型的中频解调器比传统的基带解调器具有硬件成本低和误码率低等优点。

标签： FPGA PCM 数字化中频

上传时间： 2013-12-17

上传用户：ddddddos
DC逻辑综合

芯片综合的过程：芯片的规格说明，芯片设计的划分，预布局，RTL 逻辑单元的综合，各逻辑单元的集成，测试，布局规划，布局布线，最终验证等步骤。设计流程与思想概述：一个设计从市场需求到实际应用需要运用工程的概念和方法加以实现，这需要工程人员遵循一定的规则按一定的设计步骤进行操作。

标签： 逻辑

上传时间： 2013-11-24

上传用户：wangyi39
Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。

标签： Xilinx FPGA 全局时钟资源

上传时间： 2014-01-01

上传用户：maqianfeng
在FPGA中基于信元的FIFO设计方法实战方法

　　设计工程师通常在FPGA上实现FIFO(先进先出寄存器)的时候，都会使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其针对性变差，某些情况下会变得不方便或者将增加硬件成本。此时，需要进行自行FIFO设计。本文提供了一种基于信元的FIFO设计方法以供设计者在适当的时候选用。这种方法也适合于不定长包的处理。

标签： FPGA FIFO 信元设计方法

上传时间： 2014-01-13

上传用户：mengmeng444425