包中给出了关于除零异常的程序，对JAVA的异常处理机制作了诠释并且付有测试程序，朋友们可以自己在JBUILDER上面运行然后产生.CLASS文件
上传时间： 2013-12-20
上传用户：talenthn
对nanflash进行察除，读写，地址转换等功能
标签： nanflash
上传时间： 2014-01-05
上传用户：pinksun9
介绍了除法器的设计，采用verilogHDL语言，利用modelsim仿真验证，压缩包中包含了流程图
标签： 除法器
上传时间： 2016-02-04
上传用户：chenlong
运用栈的原理设计并实现一位数输入的加、减、乘、除、乘方计算器
上传时间： 2016-02-10
上传用户：zhangyi99104144
用于DSP中FLASH的擦除和编写程序，根据数据手册对照此源码您会受益匪浅
上传时间： 2013-12-02
上传用户：bibirnovis
主要用于擦除电脑上U盘使用纪录，作为计算机安全软件使用的。
上传时间： 2016-02-13
上传用户：熊少锋
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒／分／时的依次显示并正确计数； 2. 秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位； 3. 定时闹钟：实现整点报时，又扬声器发出报时声音； 4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 5. 利用多余两位数码管完成秒表显示：A、精度达10ms；B、可以清零；C、完成暂停 可以随时记时、暂停后记录数据。 待改进功能： 1. 闹钟只是整点报时，不能手动设置报时时间，遗憾之一； 2. 秒表不能向秒进位，也就是最多只能记时100ms； 3. 秒表暂停记录数据后不能在原有基础上继续计时，而是复位重新开始。 【注意】秒表为后来添加功能，所以有很多功能不成熟！
上传时间： 2014-01-02
上传用户：LIKE
32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码
上传时间： 2014-02-19
上传用户：稀世之宝039
32位除法器的测试程序， 由随机向量产生函数产生一组随机数 来验证计算书否正确
上传时间： 2013-12-12
上传用户：youmo81
计算器 计算 加.减．乘．除 运行界面简单易懂 可以轻松的学会怎么编写
上传时间： 2014-01-24
上传用户：woshini123456
