📚 门级等价技术资料

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基础结构...

📅 2013-12-19 👤 sardinescn

FPGA 门级时序

        Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HD...

📅 2013-11-23 👤 青春给了作业95

Verilog_HDL

基础结构...

📅 2013-11-23 👤 er1219

FPGA 门级时序

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📅 2014-12-04 👤 cppersonal

Verilog_HDL

本文简单探讨了verilog HDL设计中的可综合性问题，适合HDL初学者阅读   　　用组合逻辑实现的电路和用时序逻辑实现的　　电路要分配到不同的进程中。　　不要使用枚举类型的属性。　　Integer应加范围限制。　　通常的可综合代码应该是同步设计。...

📅 2013-11-18 👤 swaylong

HDL 综合设计

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