在团簇与激光相互作用的研究中和在团簇与加速器离子束的碰撞研究中,需要对加速器束流或者激光束进行脉冲化与时序同步,同时用于测量作用产物的探测系统如飞行时间谱仪(TOF)等要求各加速电场的控制具有一定的时序匹配。在整个实验中,需要用到符合要求的多路脉冲时序信号控制器,而且要求各脉冲序列的周期、占空比、重复频率等方便可调。为此,本论文基于FPGA设计完成了一款多路脉冲时序控制电路。 本文基于Altera公司的Cyclone系列FPGA芯片EPlC3T100C8,设计出了一款可以同时输出8路脉冲序列、各脉冲序列之间具有可调高精度延迟、可调脉冲宽度及占空比等。论文讨论了FPGA芯片结构及开发流程,着重讨论了较高频率脉冲电路的可编程实现方法,以及如何利用VHDL语言实现硬件电路软件化设计的技巧与方法,给出了整个系统设计的原理与实现。讨论了高精密电源的PWM技术原理及实现,并由此设计了FPGA所需电源系统。给出了配置电路设计、数据通信及接口电路的实现。开发了上层控制软件来控制各路脉冲时序及属性。 该电路工作频率200MHz,输出脉冲最小宽度可达到10ns,最大宽度可达到us甚至ms量级。可以同时提供l路同步脉冲和7路脉冲,并且7路脉冲相对于同步脉冲的延迟时间可调,调节步长为5ns。
上传时间: 2013-06-15
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设计了一种适合于H.264 的变字长解码器根据码流特点进行模块划分减少硬件开销采用并行结构解NAL 包解码效率高采用了桶形移位器进行并行解码每个时钟解一个码字采用Verilog 语言进行设计仿真并通过
上传时间: 2013-07-15
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利用单片机及温度传感器测量温度,并将测量温度值和设定温度值(50度)比较,根据比较结果控制断续加热器(用发光二极管模拟)的通断占空比,一个工作周期3S左右。
上传时间: 2013-06-21
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protel99se精彩教程。 很多网友渴望自己设计电路原理图(SCH)、电路板(PCB),同时希望从原始SCH到PCB自动布线、再到成品PCB电路板的设计周期可以缩短到1天以内!是不是不可能呢?当然不是,因为现在的EDA软件已经达到了几乎无所不能的地步!由于电子很着重实践,可以说,不曾亲自设计过PCB电路板的电子工程师,几乎是不可想象的。 很多电子爱好者都有过学习PROTEL的经历,本人也是一样,摸索的学习,耐心的体会,充分的体会什么是成功之母。不希望大家把不必要的时间浪费在学习PROTEL的初期操作上,在这里做这个教程是为了给渴望快速了解和操作PROTEL的初学者们一个走捷径的机会,教程大家都可以看到,可以省走很多不必要的弯路及快速建立信心,网络的魅力之一就在于学习的效率很高。由于本人的水平很有限,所以教程做的比较浅,就是教大家:1.画画简单的原理图(SCH)2.学会创建SCH零件 2.把原理图转换成电路板(PCB) 3.对PCB进行自动布线 4.学会创建PCB零件库 5.学会一些常用的PCB高级技巧。鉴于此,如果您这方面已经是水平很高的专业人士,无需看此教程。 同时也愿这些简单的图片教程可以使大家在今后的电子电路设计之路上所向披靡。
上传时间: 2013-07-12
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离散余弦变换(DCT)及其反变换(IDCT)在图像编解码方面应用十分广泛,至今已被JPEG、MPEG-1、MPEG-2、MPEG-4和H.26x等国际标准所采用。由于其计算量较大,软件实现往往难以满足实时处理的要求,因而在很多实际应用中需要采用硬件设计的DCT/IDCT处理电路来满足我们对处理速度的要求。本文所研究的内容就是针对图像处理应用的8×8二维DCT/IDCT处理核的硬件实现。 本文首先介绍了DCT和IDCT在图像处理中的作用和原理,详细说明了DCT变换实现图像压缩的过程,并与其它变换比较说明了用DCT变换实现图像压缩的优势。接着,分析研究了DCT的各种快速算法,总结了前人对DCT快速算法及其实现所做的研究。本文给出了两种性能、资源上有一定差异的二维DCT/IDCT的FPGA设计方案。两种方案均利用DCT的行列分离特性,采用流水线设计技术,将二维DCT/IDCT实现转化为两个一维DCT/IDCT实现。在一维DCT/IDCT设计中,根据图像处理的特点对Loeffler算法的数据流进行了优化,通过合理安排时钟周期数和简化各周期内的操作,大大缩短了关键路径的执行时间,从而提高了流水线的执行速度。最后,对所设计的DCT/IDCT处理核进行了综合和时序仿真。 结果表明,当使用Altera公司的MERCURY系列FPGA器件时,本文设计的方案一能够在116M时钟频率下正确完成8×8的二维DCT或IDCT的逻辑运算,消耗2827个逻辑单元;方案二能够在74M时钟频率下正常工作,消耗1629个逻辑单元。
上传时间: 2013-07-14
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随着ASIC设计规模的增长,功能验证已成为整个开发周期的瓶颈。传统的基于软件模拟和硬件仿真的逻辑验证方法已难以满足应用的要求,基于FPGA组的原型验证方法能有效缩短系统的开发周期,可提供更快更全面的验证。由于FPGA芯片容量的增加跟不上ASIC设计规模的增长,单芯片已无法容纳整个设计,所以常常需要对设计进行逻辑分割,将子逻辑块映射到FPGA阵列中。 本文对逻辑验证系统的可配置互连结构和ASIC逻辑分割算法进行了深入的研究,提出了FPGA阵列的非对称可配置互连结构。与现有的对称互连结构相比,该结构能提供更多的互连通道,可实现对I/O数量、电平类型和互连路径的灵活配置。 本文对逻辑分割算法进行了较深入的研究。针对现有的两类分割算法存在的不足,提出并实现了基于设计模块的逻辑分割算法,该算法有三个重要特征:1)基于设计代码;2)以模块作为逻辑分割的最小单位;3)使用模块资源信息指导逻辑分割过程,避免了设计分割过程的盲目性,简化了逻辑分割过程。 本文还对并行逻辑分割方法进行了研究,提出了两种基于不同任务分配策略的并行分割算法,并对其进行了模拟和性能分析;验证了采用并行方案对ASIC逻辑进行分割和映射的可行性。 最后基于改进的芯片互连结构,使用原型系统验证方法对某一大规模ASIC设计进行了逻辑分割和功能验证。实验结果表明,使用改进后的FPGA阵列互连结构可以更方便和快捷地实现ASIC设计的分割和验证,不但能显著提高芯片间互连路径的利用率,而且能给逻辑分割乃至整个验证过程提供更好的支持,满足现在和将来大规模ASIC逻辑验证的需求。
上传时间: 2013-06-12
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码分多址(CDMA)通信方式以其特有的抗干扰性、多址能力和多径分集能力,而成为第三代移动通信系统的主要技术。其中Rake接收技术是CDMA系统中的一项关键技术。随着通信技术的迅猛发展,Rake接收技术以其有效的抗衰落的能力一直是人们研究的热点。人们不断的对传统的Rake接收机进行改进,获得性能更佳的Rake接收机。FPGA技术的快速发展,也很大的改变了传统的数字系统设计的方法。FPGA以其庞大的规模、开发过程投资小、开发周期短、保密性好等优点,为人们对Rake接收机的研究提供了方便。 本文旨在设计一种功耗低、硬件实现相对简单的Rake接收机结构。首先,本文介绍了Rake接收的相关理论,对Rake技术的抗衰落性能进行了分析,然后,对各种Rake接收机进行了比较,最终提出了一种灵活配置的Rake接收机的改进方案,该方案采用了不同的缓冲器结构,能够更多的节约硬件资源,整个接收机的功耗更低。最后利用VerilogHDL语言对其中的主要模块进行编程设计,并在Xilinx公司的集成开发工具ISE6.1中进行仿真,仿真平台为Spartan-3系列中的XC3S1000芯片。仿真结果表明了所设计模块的正确性。所设计模块具有良好的可移植性,能够被相关的系统调用,本文所做工作有一定的实际意义。
上传时间: 2013-06-21
上传用户:gaorxchina
采用自动增益控制(AGC)技术实现的宽频带放大器在雷达系统及其他相关电子领域有着广泛的应用。 本文详细讨论了基于FPGA和可编程增益放大器(PGA)实现的自动增益控制宽带视频放大器的设计及实现方法。首先给出了自动增益控制宽带放大器取样反馈、数字控制部分的多种实现方案,并根据实际应用情况及性能指标要求进行了方案论证。接着,分别介绍了模拟通道部分、数字取样模块、FPGA逻辑控制模块及数模转换模块,包括它们的芯片选择、实现方法和注意事项等。最后,对FPGA逻辑控制模块进行了功能分解,并以XilinxISE和Modelsim为开发平台完成了其子模块的程序设计及相关阶段的仿真。 本文实现的电路板可对带宽达40M的信号进行平稳的放大并输出较平坦的信号波形。同时,该电路板具有自动增益及固定增益选择能力。当选择自动增益方式时,增益的改变通过增益同步脉冲触发,触发脉冲可由系统内部周期产生或外部提供。
上传时间: 2013-06-05
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本论文将在对MPEG-4解码中的几种关键技术的充分理解和算法分析的基础之上,结合FPGA的灵活性,采用VHDL语言对几种关键技术在应用层面上进行结构设计并仿真验证。 本文讨论了一种高吞吐量流水方式构建的MPEG-4可变长解码器的设计。在这种解码器中,我们采用了基于PLA的并行 解码算法,这种算法能够实现每个时钟解码一个码字。同时,为了提高解码的效率,降低操作的延迟,我们在设计中还引入了流水线操作方式、码表分割等技术,这些技术有利于并行操作的实现。 本论文的设计充分利用IDCT算法对称性,用高度的并行结构来加速处理,采用一维IDCT单元复用的方式来实现二维IDCT运算,并提出一种基于加法操作的结构来取代乘法操作,实现了一种高效二维逆DCT变换处理器。
上传时间: 2013-06-02
上传用户:MATAIYES
随着移动终端、多媒体、Internet网络、通信,图像扫描技术的发展,以及人们对图象分辨率,质量要求的不断提高,用软件压缩难以达到实时性要求,而且会带来因传输大量原始图象数据带来的带宽要求,因此采用硬件实现图象压缩已成为一种必然趋势。而熵编码单元作为图像变换,量化后的处理环节,是图像压缩中必不可少的部分。研究熵编解码器的硬件实现,具有广阔的应用背景。本文以星载视频图像压缩的硬件实现项目为背景,对熵编码器和解码器的硬件实现进行探讨,给出了并行熵编码和解码器的实现方案。熵编解码器中的难点是huffman编解码器的实现。在设计并行huffman编码方案时通过改善Huffman编码器中变长码流向定长码流转换时的控制逻辑,避免了因数据处理不及时造成数据丢失的可能性,从而保证了编码的正确性。而在实现并行的huffman解码器时,解码算法充分利用了规则化码书带来的码字的单调性,及在特定长度码字集内码字变化的连续性,将并行解码由模式匹配转换为算术运算,提高了存储器的利用率、系统的解码效率和速度。在实现并行huffman编码的基础上,结合针对DC子带的预测编码,针对直流子带的游程编码,能够对图像压缩系统中经过DWT变换,量化,扫描后的数据进行正确的编码。同时,在并行huffman解码基础上的熵解码器也可以解码出正确的数据提供给解码系统的后续反量化模块,进一步处理。在本文介绍的设计方案中,按照自顶向下的设计方法,对星载图像压缩系统中的熵编解码器进行分析,进而进行逻辑功能分割及模块划分,然后分别实现各子模块,并最终完成整个系统。在设计过程中,用高级硬件描述语言verilogHDL进行RTL级描述。利用了Altera公司的QuartusII开发平台进行设计输入、编译、仿真,同时还采用modelsim仿真工具和symplicity的综合工具,验证了设计的正确性。通过系统波形仿真和下板验证熵编码器最高频率可以达到127M,在62.5M的情况下工作正常。而熵解码器也可正常工作在62.5M,吞吐量可达到2500Mbps,也能满足性能要求。仿真验证的结果表明:设计能够满足性能要求,并具有一定的使用价值。
上传时间: 2013-05-19
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