飞思卡尔智能车的舵机测试程序 #include <hidef.h> /* common defines and macros */#include <MC9S12XS128.h> /* derivative information */#pragma LINK_INFO DERIVATIVE "mc9s12xs128" void SetBusCLK_16M(void) { CLKSEL=0X00; PLLCTL_PLLON=1; //锁相环电路允许位 SYNR=0x00 | 0x01; //SYNR=1 REFDV=0x80 | 0x01; POSTDIV=0x00; _asm(nop); _asm(nop); while(!(CRGFLG_LOCK==1)); CLKSEL_PLLSEL =1; } void PWM_01(void) { //舵机初始化 PWMCTL_CON01=1; //0和1联合成16位PWM； PWMCAE_CAE1=0; //选择输出模式为左对齐输出模式 PWMCNT01 = 0; //计数器清零； PWMPOL_PPOL1=1; //先输出高电平，计数到DTY时，反转电平 PWMPRCLK = 0X40; //clockA 不分频,clockA=busclock=16MHz;CLK B 16分频:1Mhz PWMSCLA = 0x08; //对clock SA 16分频,pwm clock=clockA/16=1MHz; PWMCLK_PCLK1 = 1; //选择clock SA做时钟源 PWMPER01 = 20000; //周期20ms； 50Hz; PWMDTY01 = 1500; //高电平时间为1.5ms; PWME_PWME1 = 1;
上传时间： 2013-11-04
上传用户：狗日的日子
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2013-11-20
上传用户：563686540
通信系统中，信号捕获和同步的数字锁相环的MATLAB仿真程序
标签： 通信系统
上传时间： 2014-06-13
上传用户：叶山豪
基于单片机Aduc841的调试程序，包括锁相环PLL4153的驱动和39VF040flash芯片的驱动以及通过串口和上位机通信的代码。
上传时间： 2015-07-07
上传用户：tyler
altera公司的IP core，对于初学硬件描述语言，想要利用quartus软件自带的锁相环电路库函数实现自己想要的功能有些帮助
上传时间： 2015-08-15
上传用户：lxm
频带数字通信中，频带一阶锁相环simulink模型
上传时间： 2014-01-07
上传用户：anng
VHDL程序，使用锁相法实现位同步的算法，并可以对算法进行仿真
上传时间： 2013-12-11
上传用户：123456wh
2ASK(OOK)信号的解调.svu 2ASK与MASK的功率谱.svu 2DPSK的差分编码与解码.svu 2FSK非相干解调.svu 2FSK相干解调.svu 2PSK与2DPSK调制.svu ASK的OOK法生成.svu Costas锁相环解调2DPSK.svu
上传时间： 2015-11-03
上传用户：PresidentHuang
第一部分 概论 第一章 仿真的作用 第二章 仿真方法论 第二部分 基本概念与方法 第三章 采样与量化 第四章 带通信号与系统的低通仿真模型 第五章 滤波器模型与仿真方法 第六章 案例研究：锁相环与微分方程方法 第七章 随机信号的产生与处理 第八章 后处理 第九章 蒙特卡罗方法导论 第十章 通信系统的蒙特卡罗仿真 第十一章无线系统仿真的方法论 第三部分 第十二章非线性系统的建模与仿真 第十三章时变系统的建模与仿真 第十四章波形信道的建模与仿真 第十五章离散信道模型 第十六章高效仿真技术 第十七章案例研究：蜂窝无线通信系统的仿真 第十八章仿真实例
上传时间： 2014-01-18
上传用户：csgcd001
FPGA中实现基于查找表方式（LUT）的DDS实现，可用在数字下变频和COSTAS锁相环中，Verilog编写，本人已经调通
上传时间： 2013-12-09
上传用户：lanjisu111
