编码器倍频、鉴相电路在FPGA中的实现
上传时间： 2013-11-08
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MATLAB及其在FPGA中的应用（第2版）本书紧密结合作者在MATIAB和FPGA应用领域中的实际经验，讲述了MATIAB的基本使用方法及其在FPGA设计中的应用。书中略去对MATIAB和FPGA的一般性介绍，以大量设计实例为切入点，将MATIAB强大的数值计算和算法仿真功能与当今电子设计领域快速发展的FPGA设计技术相结合，重点讲述了FPGA设计中的MATLAB联合仿真问题，最后以三个大型设计实例结束全书的讨论。 目录
上传时间： 2013-11-15
上传用户：雨出惊人love
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
上传用户：maqianfeng
介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细描述了其工作原理和设计思想，并用可编程逻辑器件FPGA加以实面。
上传时间： 2014-12-28
上传用户：ruixue198909
为了研制一种锁定时间短、相位噪声低、杂散抑制度高的频率合成技术，采用了直接数字式频率合成器（DDS）驱动锁相环（PLL）的结构。该频率合成器综合了DDS频率转换速度快、频率分辨率高和PLL输出频带宽、输出杂散低的优点。基于该结构研制实现了输出频率范围为700～800 MHz的宽带频率合成器，实验结果表明该频率合成器扫描模式Δf=1 MHz锁定时间不超过20 μs，跳频模式Δf=50 MHz的定时间不超过30 μs，近端杂散抑制度优于-50 dBc。
上传时间： 2014-12-28
上传用户：assef
二阶锁相环的仿真
上传时间： 2013-12-19
上传用户：zsjinju
编码器倍频、鉴相电路在FPGA中的实现
上传时间： 2013-10-27
上传用户：royzhangsz
Altium Designer 的Protel 中多通道功能在原理图及PCB
标签： Designer Altium Protel PCB
上传时间： 2013-11-18
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MATLAB及其在FPGA中的应用（第2版）本书紧密结合作者在MATIAB和FPGA应用领域中的实际经验，讲述了MATIAB的基本使用方法及其在FPGA设计中的应用。书中略去对MATIAB和FPGA的一般性介绍，以大量设计实例为切入点，将MATIAB强大的数值计算和算法仿真功能与当今电子设计领域快速发展的FPGA设计技术相结合，重点讲述了FPGA设计中的MATLAB联合仿真问题，最后以三个大型设计实例结束全书的讨论。 目录
上传时间： 2013-11-15
上传用户：清风冷雨
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2013-11-20
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