通信基础设施指南,如:无线信号链路,接口及计时器器件,电源管理,逻辑器件。
上传时间: 2014-01-18
上传用户:yzy6007
IS-95前向链路MATLAB仿真,具体内容有:卷积编码、信号加扰、块交织、正交复用、正交扩频、基带滤波、信道设计、接收发射机的设计。最后通过误码率来说明这个系统的好坏
上传时间: 2017-05-21
上传用户:天晴没有眼泪
verilog实现的FPGA三态以太网链路层通信代码.
上传时间: 2022-04-24
上传用户:lijumiao
本文研究了蓝牙的跳频算法,结合SystemView和Matlab两种软件,对其跳频内核进行仿真和分析。同时,对一种特别用于蓝牙的跳频改进方案——链路状态历史纪录表的方法进行研究。关键字: 蓝牙
上传时间: 2013-07-05
上传用户:小草123
动态路由算法,采用链路状态路由算法,显示节点信息。
上传时间: 2017-01-26
上传用户:003030
LPC 213X/214X 实现WEBSERVER 的源代码,亲自测试过没有问题,如果和Microchip的enc28j60网络芯片结合使用,需要注意对MIC芯片的检查,我发现MIC的这款网络芯片稳定性欠佳,需要读取链路状态和“发送状态”寄存器位,虽然我也不明白为什么是“发送”,但是无论发送还是接受溢出导致的28j60死掉,都可以通过这个标志为发现,测试后确实管用!
上传时间: 2017-02-18
上传用户:wkchong
在即算机上模拟一离散状态均匀马尔可夫链,状态数为2
上传时间: 2013-12-19
上传用户:kbnswdifs
现代的计算机追求的是更快的速度、更高的数据完整性和灵活性。无论从物理性能,还是从电气性能来看,现今的并行总线都已出现了某些局限,无法提供更高的数据传输率。而SATA以其传输速率快、支持热插拔、可靠的数据传输等特点,得到各行业越来越多的支持。 目前市场上的SATA IP CORE都是面向IC设计的,不利于在FPGA上集成,因此,本文在Xilinx公司的Virtex5系列FPGA上实现SATAⅡ协议,对SATA技术的推广、国内逻辑IP核的发展都有一定的意义。 本文将SATAⅡ协议的FPGA实现划分成物理层、链路层、传输层和应用层四个模块。提出了物理层串行收/发器设计以及物理链路初始化方案。分析了链路层模块结构,给出了作为SATAⅡ链路层核心的状态机的设计。为满足SATAⅡ协议3.0Gbps的速率,采用扩大数据处理位宽的方法,设计完成了链路层的16b/20b编码模块,同时为提高数据传输可靠性和信号的稳定性,分别实现了链路层CRC校验模块和并行扰码模块。在描述协议传输层的模块结构的基础上,给出了作为传输层核心的状态机的设计,并以DMA DATA OUT命令的操作为例介绍了FIS在传输层中的处理过程。完成了命令层协议状态机的设计,并实现了SATAⅡ新增功能NCQ技术,从而使得数据传输更加有效。最后为使本设计应用更加广泛,设计了基于AHB总线的用户接口。 本设计采用Verilog HDL语言对需要实现的电路进行描述,并使用Modelsim软件仿真。仿真结果表明,本文设计的逻辑电路可靠稳定,与SATAⅡ协议定义功能一致。
上传时间: 2013-06-16
上传用户:cccole0605
并行总线PATA从设计至今已快20年历史,如今它的缺陷已经严重阻碍了系统性能的进一步提高,已被串行ATA(Serial ATA)即SATA总线所取代。SATA作为新一代磁盘接口总线,采用点对点方式进行数据传输,内置数据/命令校验单元,支持热插拔,具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的传输速度。目前SATA已在存储领域广泛应用,但国内尚无独立研发的面向FPGA的SATAIP CORE,在这样的条件下设计面向FPGA应用的SATA IP CORE具有重要的意义。 本论文对协议进行了详细的分析,建立了SATA IP CORE的层次结构,将设备端SATA IP CORE划分成应用层、传输层、链路层和物理层;介绍了实现该IPCORE所选择的开发工具、开发语言和所选用的芯片;在此基础上着重阐述协议IP CORE的设计,并对各个部分的设计予以分别阐述,并编码实现;最后进行综合和测试。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)实现了1.5Gbps的串行传输链路;设计满足协议需求、适合FPGA设计的并行结构,实现了多状态机的协同工作:在高速设计中,使用了流水线方法进行并行设计,以提高速度,考虑到系统不同部分复杂度的不同,设计采用部分流水线结构;采用在线逻辑分析仪Chipscope pro与SATA总线分析仪进行片上调试与测试,使得调试工作方便快捷、测试数据准确;严格按照SATA1.0a协议实现了SATA设备端IP CORE的设计。 最终测试数据表明,本论文设计的基于FPGA的SATA IP CORE满足协议需求。设计中的SATA IP CORE具有使用方便、集成度高、成本低等优点,在固态电子硬盘SSD(Solid-State Disk)开发中应用本设计,将使开发变得方便快捷,更能够适应市场需求。
上传时间: 2013-06-21
上传用户:xzt
高级数据链路控制规程,是由ISO开发,面向比特的数据链路层协议,具有差错检测功能强大、高效和同步传输的等特点,是通信领域中应用最广泛的协议之一。随着大规模电路的集成度和工艺水平不断提高,ARM处理器上的高级数据链路控制器外设,几乎涵盖了HDLC规程常用的大部分子集。利用ARM芯片对HDLC通信过程进行控制,将具有成本低廉、灵活性好、便于扩展为操作系统下的应用程序等优点。本文在这一背景下,提出了在ARM下实现链路层传输的方案,在方案中实现了基于HDLC协议子集的简单协议。 本文以嵌入式的高速发展为背景,对基于ARM核微处理器的链路层通信规程进行研究,阐述了HDLC帧的结构、特点和工作原理,提出了在ARM芯片上实现HDLC规程的两种方法,同时给出其设计方案、关键代码和调试方法。其中,重点对无操作系统时中断模式下,以及基于操作系统时ARM芯片上实现HDLC规程的方法进行了探讨设计。
标签: ARM 高级数据链路控制规程
上传时间: 2013-08-03
上传用户:时代将军