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人工智能/神经网络  在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消

在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消除周跳.

https://www.eeworm.com/dl/650/340579.html

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模拟电子  基于F1596的乘积型混频器电路设计与实现

针对混频器在接收机电路中的重要性，设计实现了一种基于F1596的乘积型混频器电路。为使该电路能够输出频率稳定的信号，在电路设计中采用鉴频器取样控制VCO产生的本振信号，使该电路具有频谱纯净、失真度小、输出稳定等优点，满足了接收机混频器的使用要求。 ...

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RFID编程  DPLL由鉴相器模K加减计数器脉冲加减电路同步建立侦察电路模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K

DPLL由鉴相器模K加减计数器脉冲加减电路同步建立侦察电路模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. ...

https://www.eeworm.com/dl/697/248673.html

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VHDL/FPGA/Verilog 编码器信号处理经过倍频器进行四倍频后同时完成鉴相计数

编码器信号处理经过倍频器进行四倍频后同时完成鉴相计数

https://www.eeworm.com/dl/663/483008.html

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器件手册  计数器,分频器,锁存器,驱动器分册

计数器,分频器,锁存器,驱动器分册

https://www.eeworm.com/dianzishu/424/1545.html

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技术书籍  现代集成电路实用手册-计数器-分频器-锁存器-驱动器分册-338页-5.7M.pdf

专辑类-器件数据手册专辑-120册-2.15G 现代集成电路实用手册-计数器-分频器-锁存器-驱动器分册-338页-5.7M.pdf

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教程资料  基于FPGA的分频器

基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.

https://www.eeworm.com/dl/fpga/doc/17917.html

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教程资料  FPGA设计分频器的多个源代码实例

fredivn.vhd 偶数分频\r\nfredivn1.vhd 奇数分频\r\nfrediv16.vhd 16分频\r\nPULSE.vhd 数控分频器

https://www.eeworm.com/dl/fpga/doc/17946.html

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教程资料  verilog编写基于fpga的鉴相器模块

verilog编写基于fpga的鉴相器模块

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教程资料  用Verilog实现基于FPGA的通用分频器

用Verilog实现基于FPGA的通用分频器

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