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教程资料 verilog编写基于fpga的鉴相器模块
verilog编写基于fpga的鉴相器模块
VHDL/FPGA/Verilog 数字边沿鉴相器 verilog源程序
数字边沿鉴相器 verilog源程序
RFID编程 DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
整个系统的中心频率(即signal_in和signal_out的码速率的2倍)
为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. ...
VHDL/FPGA/Verilog verilog编写基于fpga的鉴相器模块
verilog编写基于fpga的鉴相器模块
系统设计方案 介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。
介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。
人工智能/神经网络 在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消
在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消除周跳.
系统设计方案 数字鉴相器,数字锁相环频率合成系统FPGA的实现,很有借鉴价值
数字鉴相器,数字锁相环频率合成系统FPGA的实现,很有借鉴价值
单片机开发 ADI公司鉴相器锁相程序（51单片机代码）
ADI公司鉴相器锁相程序（51单片机代码）
技术资料 锁相环中鉴相器的设计与仿真
该文档为锁相环中鉴相器的设计与仿真总结文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
单片机编程 基于单片机的旋转编码器鉴相方法
摘要! 就如何使用单片机对旋转增量编码器鉴相进行了研究! 给出了常用的鉴相算法以及识
别"毛刺#的方法!并通过在!AVR单片机上编程验证了所给出的鉴相方法$
更多编码器知识请访问http://www.elecfans.com/zhuanti/20111111242149.html
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